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Branch processing unit with target cache storing history for predicted taken branches and history cache storing history for predicted not-taken branches

机译:具有目标高速缓存的分支处理单元,该目标高速缓存存储预测的分支的历史记录,历史高速缓存存储预测的未分支的历史

摘要

A branch processing unit (BPU) is used, in an exemplary embodiment, in a superscalar, superpipelined microprocessor compatible with the x86 instruction set architecture. The BPU implements a branch prediction scheme using a target cache and a separate history cache. The target cache stores target addressing information and history information for predicted taken branches. The history cache stores history information only for predicted not-taken branches. The exemplary embodiment uses a two-bit prediction algorithm such that the target cache and the history cache need only story a single history bit (to differentiate between strong and weak states of respectively predicted taken and not-taken branches).
机译:在示例性实施例中,在与x86指令集体系结构兼容的超标量,超流水线微处理器中使用了分支处理单元(BPU)。 BPU使用目标缓存和单独的历史缓存实现分支预测方案。目标高速缓存存储目标地址信息和预测分支的历史信息。历史记录高速缓存仅存储预测的未采用分支的历史记录信息。该示例性实施例使用两位预测算法,使得目标高速缓存和历史高速缓存仅需要故事一个历史位(以区分分别预测的已采用和未采用的分支的强状态和弱状态)。

著录项

  • 公开/公告号US5732253A

    专利类型

  • 公开/公告日1998-03-24

    原文格式PDF

  • 申请/专利权人 CYRIX CORPORATION;

    申请/专利号US19960606666

  • 发明设计人 STEVEN C. MCMAHAN;

    申请日1996-02-26

  • 分类号G06F9/38;

  • 国家 US

  • 入库时间 2022-08-22 02:39:54

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