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BIT STREAM ALIASING IN MEMORY SYSTEM WITH PROBABILISTIC DECODING

机译:具有概率解码的存储器系统中的位流混淆。

摘要

An aliasing module is defined and connected to receive a first bit stream to be transmitted over a data bus from a memory to an external controller of the memory. The aliasing module is defined and connected to alias the first bit stream as a second bit stream and transmit the second bit stream over the data bus in lieu of the first bit stream. A de-aliasing module is defined and connected to receive the second bit stream from the data bus at the external controller. The de-aliasing module is defined and connected to de-alias the received second bit stream back to the first bit stream and provide the first bit stream to the external controller for processing.
机译:定义混叠模块并连接该混叠模块以接收第一比特流,该第一比特流将通过数据总线从存储器传输到存储器的外部控制器。混叠模块被定义并连接为将第一比特流别名为第二比特流,并代替第一比特流通过数据总线传输第二比特流。定义了一个消除混叠模块,并连接该模块以在外部控制器处从数据总线接收第二位流。定义去混叠模块并将其连接以将接收到的第二位流去混叠回到第一位流,并将第一位流提供给外部控制器进行处理。

著录项

  • 公开/公告号KR20140098188A

    专利类型

  • 公开/公告日2014-08-07

    原文格式PDF

  • 申请/专利权人 SANDISK TECHNOLOGIES INC.;

    申请/专利号KR20147017279

  • 发明设计人 CHENG STEVEN;JEON SEUNG JUNE;

    申请日2012-11-23

  • 分类号G06F9/30;

  • 国家 KR

  • 入库时间 2022-08-21 15:42:21

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