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组相联方式的高速缓存装置、高速缓存方法及处理器系统

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本发明提供组相联方式的高速缓存装置、高速缓存方法及处理器系统，其具有：标签存储器，存储地址的作为预定的高位的位的标签；标签比较器，比较请求地址(RA)之中的标签和存储在标签存储器中的标签；以及数据存储器，将标签比较器进行比较所得到的路信息加入Column地址的一部分中。

著录项

公开/公告号CN101727406B

专利类型发明专利
公开/公告日2012-07-18

原文格式PDF
申请/专利权人株式会社东芝;
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申请/专利号CN200910205040.9
发明设计人黑泽泰彦;龟山敦;岩佐繁明;林宏雄;斋藤光男;
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申请日2009-10-20
分类号
代理机构北京市中咨律师事务所;
代理人陈海红
地址日本东京都
入库时间 2022-08-23 09:10:25

法律信息

法律状态公告日

法律状态信息

法律状态
2014-12-10

未缴年费专利权终止 IPC(主分类):G06F 12/08 授权公告日:20120718 终止日期:20131020 申请日:20091020

专利权的终止
2012-07-18

授权

授权
2010-08-11

实质审查的生效 IPC(主分类):G06F 12/08 申请日:20091020

实质审查的生效
2010-06-09

公开

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专利
中文文献
外文文献

1. 组相联方式的高速缓存装置、高速缓存方法及处理器系统 [P] . 中国专利： CN101727406B . 2012.07.18
2. 用于处理器的动态组相联高速缓存装置及其访问方法 [P] . 中国专利： CN102662868B . 2015.08.19
3. System for a multi-processor system wherein each processor transfers a data block from cache if a cache hit and from main memory only if cache miss [P] . 美国专利： US5935204A . 1999-08-10

机译：用于多处理器系统的系统，其中每个处理器从高速缓存中命中高速缓存时，从高速缓存中传输数据块，从高速缓存未命中时，从主存储器传输数据块
4. Data processing system, has cache memory connected to programmable processor through communication bus, and coprocessor directly connected to cache memory such that programmable processor and coprocessor exchange data through cache memory [P] . 法国专利： FR2993378A1 . 2014-01-17

机译：数据处理系统，具有通过通信总线连接到可编程处理器的高速缓存存储器，以及直接连接到高速缓存存储器的协处理器，从而可编程处理器和协处理器通过高速缓存存储器交换数据
5. Processor with selective data storage (of accelerator) operable as either victim cache data storage or accelerator memory and having victim cache tags in lower level cache wherein evicted cache line is stored in said data storage when said data storage is in a first mode and said cache line is stored in system memory rather then said data store when said data storage is in a second mode [P] . 美国专利： US10725934B2 . 2020-07-28

机译：具有（加速器的）选择性数据存储器的处理器可操作为受害者高速缓存数据存储器或加速器存储器，并且在较低级别的高速缓存中具有受害者高速缓存标签，其中当所述数据存储器处于第一模式和所述高速缓存时，被驱逐的高速缓存行存储在所述数据存储器中当所述数据存储器处于第二模式时，将行存储在系统存储器中而不是数据存储器中