多智核模块的系统结构及多智核模块读数据的方法

摘要

本发明公开了一种多智核模块的系统结构，包括多个智核模块、地址总线、读数据总线和写数据总线，所述写数据总线并联接入各智核模块的数据写端口，所述各智核模块按顺序依次排列，所述读数据总线连接到最后一个智核模块的数据读输出端口，相邻后一个智核模块的数据读输入端口与前一个智核模块的数据读输出端口相连接。本发明还公开了一种多智核模块读数据的方法，根据该智核模块的地址是否被选中，从而选择输出该智核模块的数据或者由前一个智核模块输入的数据。本发明避免使用三态总线，实现了智核模块读数据的操作；而本发明多智核模块的系统结构，其数据总线也没有采用三态数据总线，大大降低了技术难度，简化了系统结构，降低了系统功耗。