组合多项式和自然乘法的乘法器架构

摘要

集成电路并联乘法电路可提供自然乘法乘积和具有GF(2)上系数的多项式乘积。并联乘法器硬件架构(图3)安排成部分积(P_i，j)的加法，使得它从第一组加法器阶段(23)开始，该阶段执行加法而不接收任何进位项作为输入，并且进位项(e_k+1)的加法一直延迟到安排在第一组之后的第二组加法器阶段(29)。将加法器分成两组的有意安排使得多项式乘积(d_k)能从第一组加法的结果(s_k)中提取，以及使自然乘积(c_k)能从第二组加法的结果中提取。