一种视频处理器中的时钟备份电路及视频处理器

摘要

本申请实施例公开了一种视频处理器中的时钟备份电路及视频处理器，第一单稳态触发器的输入端与主时钟晶振连接，第二单稳态触发器的输入端与备时钟晶振连接，第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；逻辑运算模块的一个输入端与第一单稳态触发器的输出端连接，另一个输入端与第二单稳态触发器的输出端连接；时钟选择模块的选择控制端与第一单稳态触发器和第二单稳态触发器中任一个的输出端连接，使能端与逻辑运算模块的输出端连接，两个信号输入端分别与主时钟晶振和备时钟晶振连接。本申请实施例不需额外的工作时钟晶振，且成本较低，电路稳定性好。