具有阵列宽度可分段之旋转器之神经网络单元

摘要

第一/第二存储器系装载由N个权重/数据字构成之列。N个处理单元中之处理单元J包含一寄存器，一累加器，一算术单元与一多路复用逻辑电路。累加器具有一输出。算术单元执行运算以产生结果，其第一输入接收累加器之输出，第二输入接收第一存储器输出之相对应权重字，第三输入接收寄存器输出之相对应数据字。多路复用逻辑电路接收第二存储器输出之相对应数据字以及处理单元J‑1之寄存器输出之数据字，并输出选定数据字至该寄存器。对于处理单元0而言，处理单元J‑1是处理单元N‑1。处理单元0与N/2之多路复用逻辑电路分别接收处理单元(N/2)‑1与N‑1之寄存器输出之数据字。