可分时钟控制的低功耗高速AHB总线访问多块SRAM的桥装置

摘要

本发明提供了可分时钟控制的低功耗高速AHB总线访问多块SRAM的桥装置，包括时钟门控模块、数据写模块、数据读模块和寄存装置；时钟门控模块将输入到该时钟门控模块的时钟信号通过时钟开关单元分成多个同频率的时钟信号输出，多个同频率的时钟信号分别输入多块SRAM，多个同频率的时钟信号与SRAM一一对应，该多个同频率的时钟信号中的每一个均能够单独的控制打开或关闭；时钟门控模块同时向数据写模块和数据读模块发出关闭时钟请求，并根据数据写模块和数据读模块的响应控制多个同频率的时钟信号的打开或关闭。本发明可以有效的管理高速的AHB总线上的SRAM存储器的工作和关闭，这样就可以降低整个系统的功耗，增强系统的续航能力。