一种基于FPGA的高性能多路FIR数字抽取滤波器及其读写方法

摘要

一种基于FPGA的高性能多路FIR数字抽取滤波器及其读写方法，它包括时分复用模块、时序控制模块、地址控制模块、双口RAM存储模块、运算系数配置模块、滤波运算模块和解时分复用模块，该滤波器需要使用所在的FPGA内的乘法器的个数E=[[M/2]/D]，同时令P=[M/D]，Q=[P/2]。本发明有效地避免了读写冲突造成的误操作、容易在FPGA内实现、节省了FPGA内数量很有限的高速硬核乘法器、方便后续滤波运算的实现、在FPGA内实现的数字电路具有很高的时序性能。采用本设计的读写策略方案使滤波方法在FPGA内的实现变得十分容易，数据流都是直接送给下级运算单元，降低了方法实现的复杂度。