一种针对T型拓扑结构的DDR4地址控制线映射和Ball排列方法

摘要

本发明提供一种针对T型拓扑结构的DDR4地址控制线映射和Ball排列方法，满足信号质量和时序裕度要求。本发明的映射和排列方法特征在于：根据过孔位置的排布，过孔相邻的地址/控制线映射时分配在一个组内；即在DDR控制器的配置时，共用一个延时配置。点对点的信号，对应同一颗存储器分配在一个组内。DDR控制器的管脚排列，同一组内的管脚排布位置相邻，以保证延时相近。同一个组内的地址/控制信号，在相同的内层走线。综合眼图质量最优，在实现时序裕度最大化的同时又能降低PCB绕等长的难度。在不需要专门PCB等长处理的同时，满足地址/控制线时序裕度的最大化，简化PCB设计，缩小布线面积的同时保证硬件设计的一致性。