频率计测电路和频率计测装置

摘要

提供频率计测电路和频率计测装置，无论计测对象时钟信号的周期如何，都能够以固定的精度对计测对象时钟信号的频率进行计测。频率计测电路具有：第1计数器，对基准时钟信号的脉冲数进行计数，生成第1计数数据；第2计数器，对计测对象时钟信号的脉冲数进行计数，生成第2计数数据；时间数字转换电路，生成第1时间差数据和第2时间差数据，第1时间差数据表示第1计数器开始计数的第1定时与第2计数器开始计数的第2定时的时间差，第2时间差数据表示第1计数器结束计数的第3定时与第2计数器结束计数的第4定时的时间差；运算电路，进行基于第2计数数据、第1时间差数据及第2时间差数据的运算，生成表示计测对象时钟信号的频率的频率数据。

说明书

技术领域

本发明涉及频率计测电路以及频率计测装置。

背景技术

在专利文献1中记载了一种频率计测装置，该频率计测装置具有：频率计数器，其计测使用基础时钟输入的矩形波信号的周期并输出计数值；时间宽度计测部，其使用多个延迟元件使矩形波信号延迟，在从各延迟元件输出的矩形波信号的边沿由各寄存器取得计数器的值，通过对各寄存器的值进行比较，输出相当于矩形波信号与基础时钟的偏差的时间信息；以及运算部，其对周期计数器输出的计数值和时间宽度计测部输出的时间信息进行运算而计算矩形波信号的频率。根据专利文献1所记载的频率计测装置，能够提高矩形波信号的频率计测的分辨率。

专利文献1：日本特开2012-154856号公报

但是，在专利文献1记载的频率计测装置中，频率计数器按照基础时钟对矩形波信号的周期进行计数，因此，频率计测的选通时间(gate time)依赖于矩形波信号的周期。另一方面，由于频率计测的分辨率依赖于延迟元件的延迟时间，所以矩形波信号的周期越短，计测精度越低。

发明内容

本发明的频率计测电路的一个方式具有：振荡电路，其生成基准时钟信号；第1计数器，其对所述基准时钟信号的脉冲数进行计数，生成第1计数数据；第2计数器，其对计测对象时钟信号的脉冲数进行计数，生成第2计数数据；时间数字转换电路，其生成第1时间差数据和第2时间差数据，该第1时间差数据表示第1定时与第2定时的时间差，该第1定时是所述第1计数器开始所述基准时钟信号的脉冲数的计数的定时，该第2定时是所述第2计数器开始所述计测对象时钟信号的脉冲数的计数的定时，该第2时间差数据表示第3定时与第4定时的时间差，该第3定时是所述第1计数器结束所述基准时钟信号的脉冲数的计数的定时，该第4定时是所述第2计数器结束所述计测对象时钟信号的脉冲数的计数的定时；以及运算电路，其进行基于所述第2计数数据、所述第1时间差数据以及所述第2时间差数据的运算，生成表示所述计测对象时钟信号的频率的频率数据。

所述频率计测电路的一个方式也可以具有：计测开始信号生成电路，其根据所述基准时钟信号，生成规定所述第1定时和所述第3定时的计测开始信号；以及计测结束信号生成电路，其根据所述计测对象时钟信号，生成规定所述第2定时和所述第4定时的计测结束信号，所述时间数字转换电路根据所述计测开始信号和所述计测结束信号，生成所述第1时间差数据和所述第2时间差数据。

在所述频率计测电路的一个方式中，也可以是，所述第1计数器以成为由选通时间信号规定的计数数的方式生成所述第1计数数据。

在所述频率计测电路的一个方式中，也可以是，在将所述频率设为Fm，将所述计数数设为Nt，将所述第2计数数据的值设为Nm，将所述第1时间差数据所示的所述时间差设为t

在所述频率计测电路的一个方式中，也可以是，所述第1计数器多次生成所述第1计数数据，所述第2计数器多次生成所述第2计数数据，所述时间数字转换电路多次生成所述第1时间差数据和所述第2时间差数据，所述运算电路多次生成所述频率数据，对所述多次生成的所述频率数据进行滤波处理。

所述频率计测电路的一个方式也可以在俯视观察所述频率计测电路时，在所述振荡电路与所述时间数字转换电路之间配置有所述运算电路。

本发明的频率计测装置的一个方式具有：所述频率计测电路的一个方式；振子；以及封装，其收纳所述频率计测电路和所述振子，所述振荡电路使所述振子进行振荡而生成所述基准时钟信号。

所述频率计测装置的一个方式也可以在俯视观察所述频率计测装置时，所述振子不与所述频率计测电路所具有的所述时间数字转换电路重叠。

所述频率计测装置的一个方式也可以在俯视观察所述频率计测装置时，所述振子与所述振荡电路的距离比所述振子与所述时间数字转换电路的距离小。

在所述频率计测装置的一个方式中，也可以是，所述频率计测电路被集成于半导体基板，在所述半导体基板设置有与所述振子电连接的第1电极连接盘和第2电极连接盘，在俯视观察所述频率计测装置时，所述半导体基板具有第1边和第2边，该第2边与所述第1边对置并比所述第1边靠近所述振子，所述第1电极连接盘和所述第2电极连接盘沿着所述第2边配置。

附图说明

图1是本实施方式的频率计测装置的剖视图。

图2本实施方式的频率计测装置的俯视图。

图3是示出频率计测电路的结构例的图。

图4是示出频率计测电路的动作定时的一例的时序图。

图5是示出滤波器的结构例的图。

图6是示出滤波器的其他结构例的图。

图7是示出频率计数器的结构例的图。

图8是示出计测结束信号生成电路的结构例的图。

图9是示出时间数字转换电路的结构例的图。

图10是示出时间数字转换电路的其他结构例的图。

图11是示出频率计测电路的布局的图。

标号说明

1：频率计测装置；2：频率计测电路；3：振子；4：电路元件；10：振荡电路；20：频率计数器；21：第1计数器；22：第2计数器；23：触发信号生成电路；24：计测开始信号生成电路；25：计测结束信号生成电路；26：D型触发器；27：D型触发器；30：时间数字转换电路；40：运算电路；41：频率数据生成电路；42：滤波器；50：接口电路；51：振荡电路；52：振荡电路；53：调整电路；54：调整电路；55：处理电路；56：基准时钟计数器；60：调节器；70：逻辑电路；81：脉冲信号生成部；82：脉冲信号生成部；83：积分处理部；84：积分处理部；85：计数器；86：测定部；100：封装；101：第1基板；102：第2基板；103：第3基板；104：第4基板；105：第5基板；106：第6基板；110：密封部件；120：盖体；130、130a、130b：电极连接盘；140、140a、140b：电极；141、141a、141b：电极；142：电极；150：接合线；151：接合线；161：电极；162：电极；200：半导体基板；201：第1边；202：第2边。

具体实施方式

以下，使用附图对本发明的优选的实施方式进行详细说明。另外，以下说明的实施方式并非不当地限定权利要求书中记载的内容。并且，以下说明的结构并非全部都是必需的构成要件。

1.频率计测装置

1-1.频率计测装置的结构

图1和图2是示出本实施方式的频率计测装置1的构造的一例的图。图1是频率计测装置1的剖视图，图2是频率计测装置1的俯视图。另外，在图2中，为了便于说明频率计测装置1的内部的结构，图示了将盖体120拆下后的状态。

如图1和图2所示，频率计测装置1具有频率计测电路2、振子3、电路元件4、封装100、密封部件110以及盖体120。

在本实施方式中，振子3是使用了石英作为基板材料的石英振子，例如是AT切石英振子或音叉型石英振子等。

封装100在内部收纳频率计测电路2、振子3以及电路元件4。另外，封装100的内部被气密密封在真空等减压气氛、或者氮、氩、氦等惰性气体气氛中。

封装100是通过层叠第1基板101、第2基板102、第3基板103、第4基板104、第5基板105以及第6基板106而形成的。第3基板103在一部分具有开口，电路元件4在由第3基板103的开口形成的空间中配置在第2基板102的上表面。

电路元件4经由未图示的接合部件而与形成在第2基板102的上表面的规定位置的电极142接合，通过电极142及设置在封装100的内表面或内部的未图示的布线而与频率计测电路2电连接。电路元件4例如是电容器、电阻等。

第4基板104、第5基板105以及第6基板106是中央部被除去的环状体，在第6基板106的上表面的周缘形成有接缝环或低熔点玻璃等密封部件110。密封部件110将封装100与盖体120接合。

通过第3基板103和第4基板104来形成收纳频率计测电路2的凹部。在第3基板103的上表面的规定位置通过未图示的接合部件来接合频率计测电路2，频率计测电路2通过多条接合线150而与配置在第4基板104的上表面的多个电极140电连接。

形成在振子3的上表面的电极161通过接合线151而与形成在第5基板105的上表面的多个电极141中的电极141a接合。并且，形成在振子3的下表面的电极162经由金属性凸块或导电性粘接剂等未图示的接合部件而与多个电极141中的电极141b接合。由此，振子3被第5基板105支承。另外，形成在振子3的上表面的未图示的激励电极与电极161电连接，形成在振子3的下表面的未图示的激励电极与电极162电连接。

设置在频率计测电路2的周缘部的多个电极连接盘130的一部分经由电极140和设置在封装100的内表面或内部的未图示的布线而与设置在封装100的外表面的未图示的外部电极电连接。并且，多个电极连接盘130中的电极连接盘130a经由接合线150、多个电极140中的电极140a、设置在封装100的内表面或内部的未图示的布线、电极141a以及接合线151而与电极161电连接。并且，多个电极连接盘130中的电极连接盘130b经由接合线150、多个电极140中的电极140b、设置在封装100的内表面或内部的未图示的布线以及电极141b而与电极162电连接。并且，振子3通过在频率计测电路2的内部与电极161、162电连接的未图示的振荡电路而按照与包含激励电极的振子3的形状或质量对应的期望的频率进行振荡。

另外，在图2中，振子3在俯视时为矩形状，但振子3的形状并不限于矩形状，例如也可以是圆形状。并且，封装100并不限于将频率计测电路2和振子3收纳在同一空间内的结构。例如，也可以是频率计测电路2搭载在封装的基板的一个面并且振子3搭载在另一个面的所谓的H型的封装。

1-2.频率计测电路的结构

图3是示出频率计测电路2的结构例的图。并且，图4是示出频率计测电路2的动作定时的一例的时序图。

如图3所示，频率计测电路2具有振荡电路10、频率计数器20、时间数字转换电路30、运算电路40、接口电路50以及调节器60。另外，频率计测电路2也可以构成为省略或变更这些要素的一部分或者追加其他要素。在本实施方式中，频率计测电路2由单芯片的集成电路(IC：Integrated Circuit)实现，但也可以是至少一部分由分立部件构成。

调节器60根据从频率计测装置1的外部供给的电源电压VDD以及接地电压GND，生成电压值恒定的稳定化的电源电压VOSC和电源电压VLOGIC。电源电压VOSC被供给到振荡电路10，成为振荡电路10的电源电压。并且，电源电压VLOGIC被供给到频率计数器20、时间数字转换电路30、运算电路40以及接口电路50，成为该各电路的电源电压。另外，接地电压GND相对于振荡电路10、频率计数器20、时间数字转换电路30、运算电路40以及接口电路50为共同的接地电压。

振荡电路10与振子3电连接，使振子3进行振荡而生成基准时钟信号CLKR。

如图4所示，当使能信号EN从低电平变化为高电平时，频率计数器20生成规定期间内为高电平的触发信号TRG，并且生成规定期间内为高电平的计测开始信号START。然后，频率计数器20在计测开始信号START从低电平变化为高电平的上升沿开始基准时钟信号CLKR的脉冲数的计数。当频率计数器20对基准时钟信号CLKR的脉冲计数了由选通时间信号GT指示的N

并且，频率计数器20生成使计测开始信号START与从频率计测装置1的外部输入的计测对象时钟信号EXCLK同步化的计测结束信号STOP，在计测结束信号STOP从低电平变化为高电平的上升沿开始计测对象时钟信号EXCLK的脉冲数的计数。然后，频率计数器20对计测对象时钟信号EXCLK的脉冲数进行计数直到计测结束信号STOP的下一个上升沿为止，并输出第2计数数据CNT2。频率计数器20将第2计数数据CNT2初始化，并再次对计测对象时钟信号EXCLK的脉冲数进行计数。在图4中，第2计数数据CNT2从0增加到N

时间数字转换电路30根据基准时钟信号CLKR来生成与计测开始信号START的上升沿和计测结束信号STOP的上升沿的时间差对应的时间数字值TD。

计测开始信号START的上升沿是频率计数器20开始基准时钟信号CLKR的脉冲数的计数的第1定时，计测结束信号STOP的上升沿是频率计数器20开始计测对象时钟信号EXCLK的脉冲数的计数的第2定时。因此，时间数字转换电路30生成作为与第1定时和第2定时的时间差对应的第1时间差数据的时间数字值TD。在图4中，第1定时与第2定时的时间差是t

并且，计测开始信号START的下一个上升沿是频率计数器20结束基准时钟信号CLKR的脉冲数的计数的第3定时，计测结束信号STOP的下一个上升沿是频率计数器20结束计测对象时钟信号EXCLK的脉冲数的计数的第4定时。因此，时间数字转换电路30生成作为与第3定时和第4定时的时间差对应的第2时间差数据的时间数字值TD。在图4中，第3定时与第4定时的时间差是t

这样，时间数字转换电路30根据计测开始信号START和计测结束信号STOP来生成第1时间差数据和第2时间差数据。

另外，第3定时也是频率计数器20下一次开始基准时钟信号CLKR的脉冲数的计数的第1定时。同样，第4定时也是频率计数器20下一次开始计测对象时钟信号EXCLK的脉冲数的计数的第2定时。

运算电路40与触发信号TRG同步地进行基于第2计数数据CNT2、作为第1时间差数据的时间数字值TD以及作为第2时间差数据的时间数字值TD的运算，生成表示计测对象时钟信号EXCLK的频率的频率数据。在本实施方式中，运算电路40包含频率数据生成电路41和滤波器42。

在触发信号TRG从低电平变化为高电平的上升沿，频率数据生成电路41根据第2计数数据CNT2、作为与时间差t

【数学式1】

滤波器42对频率数据生成电路41依次生成的多个频率数据FD1进行数字滤波处理，生成降低了叠加于各频率数据FD1的噪声的频率数据FD2。例如，滤波器42可以是图5所示的IIR(Infinite Impulse Response)滤波器，也可以是图6所示的FIR(Finite ImpulseResponse)滤波器。

接口电路50是用于在与频率计测装置1连接的未图示的外部装置之间进行数据通信的电路。在本实施方式中，接口电路50是与使用了芯片选择信号CS、串行时钟信号SCK以及串行输入输出数据信号SDIO的3线式的SPI(Serial Peripheral Interface)总线对应的接口电路。

当接口电路50从外部装置接收到指示计测对象时钟信号EXCLK的频率的计测的命令时，将使能信号EN设为高电平而使频率计数器20进行动作。并且，接口电路50从外部装置接收指定计测对象时钟信号EXCLK的频率计测的选通时间的命令而将选通时间信号GT的值设定为所指定的选通时间。即，在本实施方式中，频率计测的选通时间是可变的，是任意设定的。

并且，当接口电路50从外部装置接收到指示计测对象时钟信号EXCLK的频率计测结果的发送的命令时，根据命令的指示将频率数据FD1或频率数据FD2发送到外部装置。

另外，频率计数器20、运算电路40以及接口电路50构成逻辑电路70。

1-3.频率计数器的结构

图7是示出频率计数器20的结构例的图。如图7所示，频率计数器20具有第1计数器21、第2计数器22、触发信号生成电路23、计测开始信号生成电路24以及计测结束信号生成电路25。

第1计数器21对基准时钟信号CLKR的脉冲数进行计数，生成第1计数数据CNT1。具体来说，第1计数器21在每个计测开始信号START的上升沿结束上次的基准时钟信号CLKR的脉冲数的计数而使第1计数数据CNT1初始化，并开始基准时钟信号CLKR的脉冲数的计数。然后，第1计数器21生成表示基准时钟信号CLKR的脉冲数的计数值的第1计数数据CNT1。

触发信号生成电路23根据第1计数数据CNT1来生成触发信号TRG。具体来说，触发信号生成电路23在第1计数数据CNT1与选通时间信号GT一致的定时生成在基准时钟信号CLKR的1个周期的期间内为高电平的触发信号TRG。

计测开始信号生成电路24根据基准时钟信号CLKR，生成计测开始信号START，该计测开始信号START对第1计数器21开始基准时钟信号CLKR的计数的第1定时和第1计数器21结束基准时钟信号CLKR的计数的第3定时进行规定。具体来说，当使能信号EN从低电平变化为高电平时，计测开始信号生成电路24使计测开始信号START从低电平变化为高电平。并且，当使能信号EN从低电平变化为高电平时，计测开始信号生成电路24与基准时钟信号CLKR同步地使计测开始信号START从低电平变化为高电平。并且，计测开始信号生成电路24在触发信号TRG从低电平变化为高电平的定时使计测开始信号START从低电平变化为高电平，当对基准时钟信号CLKR的脉冲计数了规定次数时，使计测开始信号START从高电平变化为低电平。计测开始信号START从低电平变化为高电平的任意的定时是第1定时，在第1定时之后计测开始信号START从低电平变化为高电平的定时是第3定时。

计测结束信号生成电路25根据计测对象时钟信号EXCLK，生成计测结束信号STOP，该计测结束信号STOP对第2计数器22开始计测对象时钟信号EXCLK的脉冲数的计数的第2定时和第2计数器22结束计测对象时钟信号EXCLK的脉冲数的计数的第4定时进行规定。具体来说，计测结束信号生成电路25生成使与基准时钟信号CLKR同步的计测开始信号START与计测对象时钟信号EXCLK同步化的计测结束信号STOP。因此，当计测开始信号START与基准时钟信号CLKR同步地从低电平变化为高电平时，计测结束信号STOP与计测对象时钟信号EXCLK同步地从低电平变化为高电平。并且，当计测开始信号START与基准时钟信号CLKR同步地从高电平变化为低电平时，计测结束信号STOP与计测对象时钟信号EXCLK同步地从高电平变化为低电平。计测结束信号STOP从低电平变化为高电平的任意的定时是第2定时，在第2定时之后计测结束信号STOP从低电平变化为高电平的定时是第4定时。

例如，如图8所示，计测结束信号生成电路25也可以是D型触发器26和D型触发器27串联连接而成的结构。D型触发器26的数据输入端子D被输入计测开始信号START，时钟端子被输入计测对象时钟信号EXCLK。D型触发器27的数据输入端子D被输入从D型触发器26的数据输出端子Q输出的信号，时钟端子被输入计测对象时钟信号EXCLK。从D型触发器27的数据输出端子Q输出的信号为计测结束信号STOP。这样，通过使计测结束信号生成电路25采用D型触发器26和D型触发器27串联连接而成的结构，从D型触发器26的数据输出端子Q输出的信号的亚稳态不会传送到计测结束信号STOP，因此，能够防止频率计数器20的误动作。

第2计数器22对计测对象时钟信号EXCLK的脉冲数进行计数，生成第2计数数据CNT2。具体来说，第2计数器22在计测结束信号STOP的每个上升沿结束上次的计测对象时钟信号EXCLK的脉冲数的计数而使第2计数数据CNT2初始化，并开始计测对象时钟信号EXCLK的脉冲数的计数。然后，第2计数器22生成表示计测对象时钟信号EXCLK的脉冲数的计数值的第2计数数据CNT2。

在这样构成的频率计数器20中，第1计数器21在计测开始信号START的每个上升沿以成为由选通时间信号GT规定的计数数N

并且，图1所示的时间数字转换电路30多次生成第1时间差数据和第2时间差数据。然后，运算电路40根据多次生成的第2计数数据CNT2和多次生成的第1时间差数据及第2时间差数据，多次生成频率数据FD1，并对多次生成的频率数据FD1进行滤波处理而生成频率数据FD2。

1-4.时间数字转换电路的结构

图9是示出时间数字转换电路30的结构例的图。图9所示的时间数字转换电路30具有振荡电路51、振荡电路52、调整电路53、调整电路54、处理电路55以及基准时钟计数器56。

振荡电路51在计测开始信号START的上升沿开始振荡，生成时钟频率f

时钟信号CLKS是振荡电路51的振荡信号或对该振荡信号进行分频而得的时钟信号。因此，时钟频率f

振荡电路51例如是以计测开始信号START为触发而进行振荡的环形振荡器。即，采用了环形振荡器的振荡环路在计测开始信号START的上升沿启动而使环形振荡器开始振荡的结构。同样，振荡电路52例如是以计测结束信号STOP为触发而进行振荡的环形振荡器。即，采用了环形振荡器的振荡环路在计测结束信号STOP的上升沿启动而使环形振荡器开始振荡的结构。另外，振荡电路51、52并不限于环形振荡器。

调整电路53根据基准时钟信号CLKR来测定时钟频率f

在时钟频率f

另外，基于基准时钟信号CLKR来测定时钟频率f

调整电路53根据测定出的时钟频率f

振荡电路51、52分别按照与控制数据FCS、FCF的信号值对应的振荡频率进行振荡。例如，在振荡电路51、52为环形振荡器的情况下，通过控制数据FCS、FCF对振荡环路的负载或驱动电路的驱动能力进行控制，从而对振荡频率进行控制。

处理电路55根据时钟信号CLKS和时钟信号CLKF，将计测开始信号START的上升沿与计测结束信号STOP的上升沿的时间差转换为数字值并作为时间数字值TD来输出。具体来说，在计测开始信号START的上升沿生成时钟信号CLKS的最初的边沿，在计测结束信号STOP的上升沿生成时钟信号CLKF的最初的边沿。时钟信号CLKS、CLKF的最初的边沿间的相位差与计测开始信号START的上升沿和计测结束信号STOP的上升沿的时间差相同。由于时钟信号CLKS、CLKF的边沿间的时间差每次减小Δt，所以通过对时钟信号CLKS、CLKF的边沿的前后互换之前的时钟数进行计数，能够通过该计数值×Δt求出时间差。

Δt是时间测定的分辨率，可以如下式(2)那样表示。

【数学式2】

即，时间数字转换电路30按照与时钟频率f

图10是示出时间数字转换电路30的其他结构例的图。图10所示的时间数字转换电路30具有脉冲信号生成部81、脉冲信号生成部82、积分处理部83、积分处理部84、计数器85以及测定部86。

脉冲信号生成部81根据基准时钟信号CLKR和计测开始信号START来生成脉冲信号PSG1。并且，脉冲信号生成部82根据基准时钟信号CLKR和计测结束信号STOP来生成脉冲信号PSG2。

积分处理部83根据脉冲信号PSG1来生成与基准时钟信号CLKR的上升沿和计测开始信号START的上升沿之间的相位差对应的相位差信号PH1。并且，积分处理部84根据脉冲信号PSG2来生成与基准时钟信号CLKR的上升沿和计测结束信号STOP的上升沿之间的相位差对应的相位差信号PH2。

计数器85对计测开始信号START的上升沿与计测结束信号STOP的上升沿之间的基准时钟信号CLKR的时钟数进行计数。

测定部86根据计数器85的计数值CNQ、相位差信号PH1以及相位差信号PH2，测定计测开始信号START的上升沿与计测结束信号STOP的上升沿的时间差，并将作为测定结果的数字值作为时间数字值TD来输出。

1-5.频率计测电路的布局

图11是示出本实施方式的频率计测电路2的布局的图。如图11所示，在本实施方式中，频率计测电路2被集成于半导体基板200。即，上述振荡电路10、时间数字转换电路30、调节器60、逻辑电路70以及多个电极连接盘130设置于半导体基板200。多个电极连接盘130以大致包围振荡电路10、时间数字转换电路30、调节器60以及逻辑电路70的方式设置于半导体基板200的周缘部。

如图11所示，在本实施方式中，在俯视观察频率计测电路2时，即在俯视观察半导体基板200时，在振荡电路10与时间数字转换电路30之间配置有逻辑电路70，该逻辑电路70包含频率计数器20、运算电路40以及接口电路50。因此，振荡电路10与时间数字转换电路30远离，降低了时间数字转换电路30的转换精度由于振荡电路10产生的高频噪声而降低的可能性。

并且，如图1和图2所示，在本实施方式中，在俯视观察频率计测装置1时，振子3不与频率计测电路2重叠。即，在俯视观察频率计测装置1时，振子3不与时间数字转换电路30重叠。并且，如图11所示，时间数字转换电路30位于远离与振子3电连接的电极连接盘130a、130b的位置，因此，即使振子3的尺寸比图1和图2大，在俯视观察频率计测装置1时，振子3也不与时间数字转换电路30重叠。因此，降低了时间数字转换电路30的转换精度由于振子3产生的高频噪声而降低的可能性。

并且，如图1、图2及图11所示，在本实施方式中，在俯视观察频率计测装置1时，振子3与振荡电路10的距离比振子3与时间数字转换电路30的距离小。因此，能够减小连接振子3和振荡电路10的布线所产生的寄生电容或寄生电阻，使从振荡电路10输出的基准时钟信号CLKR稳定化，并且降低时间数字转换电路30的转换精度由于振荡电路10产生的高频噪声而降低的可能性。

并且，如图1、图2以及图11所示，在本实施方式中，在俯视观察频率计测装置1时，半导体基板200具有第1边201以及与第1边201对置并比第1边201靠近振子3的第2边202，电极连接盘130a和电极连接盘130b沿着第2边202配置。因此，能够减小连接振子3和振荡电路10的布线所产生的寄生电容或寄生电阻，使从振荡电路10输出的基准时钟信号CLKR稳定化。另外，电极连接盘130a是“第1电极连接盘”的一例，电极连接盘130b是“第2电极连接盘”的一例。

1-6.作用效果

如以上说明的那样，在本实施方式的频率计测装置1中，频率计测电路2具有：振荡电路10，其生成基准时钟信号CLKR；第1计数器21，其对基准时钟信号CLKR的脉冲数进行计数，生成第1计数数据CNT1；以及第2计数器22，其对计测对象时钟信号EXCLK的脉冲数进行计数，生成第2计数数据CNT2。并且，频率计测电路2具有时间数字转换电路30，该时间数字转换电路30生成第1时间差数据和第2时间差数据，该第1时间差数据表示第1计数器21开始基准时钟信号CLKR的脉冲数的计数的第1定时与第2计数器22开始计测对象时钟信号EXCLK的脉冲数的计数的第2定时的时间差，该第2时间差数据表示第1计数器21结束基准时钟信号CLKR的脉冲数的计数的第3定时与第2计数器22结束计测对象时钟信号EXCLK的脉冲数的计数的第4定时的时间差。并且，频率计测电路2具有运算电路40，该运算电路40进行基于第2计数数据CNT2、第1时间差数据以及第2时间差数据的运算，生成表示计测对象时钟信号EXCLK的频率的频率数据FD1。

由于基准时钟信号CLKR的周期T

并且，在本实施方式的频率计测装置1中，频率计测电路2具有：计测开始信号生成电路24，其根据基准时钟信号CLKR，生成规定第1定时和第3定时的计测开始信号START；以及计测结束信号生成电路25，其根据计测对象时钟信号EXCLK，生成规定第2定时和第4定时的计测结束信号STOP，时间数字转换电路30根据计测开始信号START和计测结束信号STOP，生成第1时间差数据和第2时间差数据。因此，根据本实施方式的频率计测装置1或频率计测电路2，第1计数器21能够根据计测开始信号START对第1定时与第3定时之间的基准时钟信号CLKR的脉冲数进行计数而生成第1计数数据CNT1。并且，第2计数器22能够根据计测结束信号STOP对第2定时与第4定时之间的计测对象时钟信号EXCLK的脉冲数进行计数而生成第2计数数据CNT2。并且，时间数字转换电路30能够根据计测开始信号START和计测结束信号STOP，生成表示第1定时与第2定时的时间差的第1时间差数据，并且根据计测开始信号START和计测结束信号STOP，生成表示第3定时与第4定时的时间差的第2时间差数据。

并且，在本实施方式的频率计测装置1中，在频率计测电路2中，第1计数器21以成为由选通时间信号GT规定的计数数N

并且，在本实施方式的频率计测装置1中，在频率计测电路2中，第1计数器21多次生成第1计数数据CNT1，第2计数器22多次生成第2计数数据CNT2。并且，时间数字转换电路30多次生成第1时间差数据和第2时间差数据。并且，运算电路40多次生成频率数据FD1，并对多次生成的频率数据FD1进行滤波处理而生成频率数据FD2。因此，根据本实施方式的频率计测装置1或频率计测电路2，由于可得到降低了叠加于各频率数据FD1的噪声的频率数据FD2，因此能够提高计测对象时钟信号EXCLK的频率计测精度。

并且，在本实施方式的频率计测装置1中，在俯视观察频率计测电路2时，在振荡电路10与时间数字转换电路30之间配置有包含运算电路40等的逻辑电路70。因此，根据本实施方式的频率计测装置1或频率计测电路2，由于通过逻辑电路70将振荡电路10与时间数字转换电路30分离，所以降低了由于振荡电路10产生的高频噪声而使时间数字转换电路30的转换精度降低从而使计测对象时钟信号EXCLK的频率计测精度降低的可能性。

并且，在本实施方式的频率计测装置1中，在俯视观察频率计测装置1时，振子3不与频率计测电路2所具有的时间数字转换电路30重叠。因此，根据本实施方式的频率计测装置1，降低了由于振子3产生的高频噪声而使时间数字转换电路30的转换精度降低从而使计测对象时钟信号EXCLK的频率计测精度降低的可能性。

并且，在本实施方式的频率计测装置1中，振子3与振荡电路10的距离比振子3与时间数字转换电路30的距离小。因此，根据本实施方式的频率计测装置1，减小了连接振子3和振荡电路10的布线所产生的寄生电容或寄生电阻而使基准时钟信号CLKR稳定化，并且降低了由于振荡电路10产生的高频噪声而使时间数字转换电路30的转换精度降低从而使计测对象时钟信号EXCLK的频率计测精度降低的可能性。

并且，在本实施方式的频率计测装置1中，电极连接盘130a和电极连接盘130b沿着比半导体基板200的第1边201靠近振子3的第2边202配置。因此，根据本实施方式的频率计测装置1，减小了连接振子3和振荡电路10的布线所产生的寄生电容或寄生电阻而使基准时钟信号CLKR稳定化，降低了计测对象时钟信号EXCLK的频率计测精度降低的可能性。

2.变形例

在上述实施方式中，第1计数器21对从计测开始信号START的上升沿到下一个上升沿之间的基准时钟信号CLKR的脉冲数进行计数，但也可以对从计测开始信号START的下降沿到下一个下降沿之间的基准时钟信号CLKR的脉冲数进行计数。

并且，在上述实施方式中，第2计数器22对从计测结束信号STOP的上升沿到下一个上升沿之间的计测对象时钟信号EXCLK的脉冲数进行计数，但也可以对从计测结束信号STOP的下降沿到下一个下降沿之间的计测对象时钟信号EXCLK的脉冲数进行计数。

并且，在上述实施方式中，使能信号EN、触发信号TRG、计测开始信号START以及计测结束信号STOP全部都是高电平有效状态，但也可以是低电平有效状态。

并且，在上述实施方式中，接口电路50是与使用了芯片选择信号CS、串行时钟信号SCK以及串行输入输出数据信号SDIO的3线式的SPI总线对应的接口电路，但接口电路50所对应的通信总线并不限于3线式的SPI总线。例如，接口电路50也可以是与使用了芯片选择信号CS、串行时钟信号SCK、串行输入数据信号SDI以及串行输出数据信号SDO的4线式的SPI总线、使用了串行时钟信号SCL和串行输入数据信号SDA的2线式的I

并且，在上述实施方式中，振子3是石英振子，但并不限于此，也可以是MEMS(MicroElectro Mechanical Systems)振子、BAW(Bulk Acoustic Wave)谐振器、SAW(SurfaceAcoustic Wave)谐振器等。并且，作为振子3的基板材料，除了石英外，还可以采用钽酸锂、铌酸锂等压电单晶、锆钛酸铅等压电陶瓷等压电材料或硅半导体材料等。作为振子3的激励手段，可以使用基于压电效应的激励手段，也可以使用基于库仑力的静电驱动。

本发明并不限于本实施方式，能够在本发明的主旨的范围内实施各种变形。

上述实施方式和变形例是一例，并不限定于此。例如，也可以将各实施方式和各变形例适当组合。

本发明包含与在实施方式中说明的结构实质上相同的结构(例如功能、方法以及结果相同的结构、或者目的和效果相同的结构)。并且，本发明包含将在实施方式中说明的结构的非本质性部分进行了置换的结构。并且，本发明包含能够起到与在实施方式中说明的结构相同的作用效果的结构或能够实现相同的目的的结构。并且，本发明包含对在实施方式中说明的结构附加了公知技术的结构。