平面线圈元件及平面线圈元件的制造方法

摘要

本发明的平面线圈元件具备：绝缘性基膜，其具有第一面及第一面的相反侧的第二面；第一导电图案，其层叠在该绝缘性基膜的第一面的面侧；以及第一绝缘层，其从第一面侧包覆该第一导电图案，在该平面线圈元件中，上述第一导电图案具有芯体和在该芯体的外表面通过镀敷而层叠的扩宽层，上述芯体具有在上述绝缘性基膜层叠的薄的导电层，上述第一导电图案的平均厚度相对于第一导电图案的平均回路间距的比大于或等于1/2而小于或等于5。

说明书

本申请是基于2016年3月10日提出的中国国家申请号201680015450.5申请(平面线圈元件及平面线圈元件的制造方法)的分案申请，以下引用其内容。

技术领域

本发明涉及平面线圈元件及平面线圈元件的制造方法。

背景技术

近年，伴随电子设备的小型轻量化，对于构成电子设备的平面线圈元件等电子部件，小型化的要求也逐渐提高。另外，作为能够实现如上所述的小型化的平面线圈，提出有例如在日本特开2012－89700号公报(专利文献1)中记载的平面线圈。

专利文献1中记载的平面线圈通过下述方式制造，即，在基板上形成一次铜镀层，在进而去除了该基板的基础上，在该一次铜镀层的与基板抵接侧的面形成二次铜镀层。因此，该平面线圈与仅由在基板上形成的一次铜镀层构成的平面线圈相比，提高镀层的高宽比，能够实现一定程度小型化。

专利文献1：日本特开2012－89700号公报

发明内容

但是，专利文献1中记载的平面线圈虽然能够增大镀层的厚度，但不能够扩宽镀层的宽度，不能够充分小型化。

另外，专利文献1中记载的平面线圈至少具有下述工序：(1)在基板上形成一次铜镀层的工序；(2)将一次铜镀层通过内涂树脂层进行包覆的工序；(3)蚀刻去除基板的工序；(4)在一次铜镀层的与基板抵接侧的面形成二次铜镀层的工序；以及(5)将二次铜镀层通过外涂层进行包覆工序。因此，专利文献1中记载的平面线圈由于制造工序变长，因此成本增多，并且成品率也恶化。

本发明就是基于如上述的情况提出的，其目的在于，提供更小型化的平面线圈元件。另外，本发明的目的在于，提供一种平面线圈元件的制造方法，其能够抑制制造工序的增加，并且容易且可靠地制造更小型化的平面线圈元件

为了解决上述课题而提出的本发明的一个方式所涉及的平面线圈元件具备：绝缘性基膜，其具有第一面及所述第一面的相反侧的第二面；第一导电图案，其层叠在该绝缘性基膜的第一面侧；以及第一绝缘层，其从第一面侧包覆该第一导电图案，在该平面线圈元件中，上述第一导电图案具有芯体和层叠于该芯体的外表面的扩宽层，上述第一导电图案的平均厚度相对于第一导电图案的平均回路间距的比大于或等于1/2而小于或等于5。

为了解决上述课题而提出的本发明的其他一个方式所涉及的平面线圈元件的制造方法，该平面线圈元件具备：绝缘性基膜，其具有第一面及所述第一面的相反侧的第二面；第一导电图案，其层叠在该绝缘性基膜的第一面侧；以及第一绝缘层，其从第一面侧包覆该第一导电图案，在该平面线圈元件的制造方法中，具有下述工序：通过减成法或半加成法形成上述第一导电图案的芯体的工序；在该芯体的外表面通过镀敷而层叠上述第一导电图案的扩宽层的工序；以及在上述第一导电图案的第一面侧包覆绝缘树脂的工序，上述第一导电图案的平均厚度相对于第一导电图案的平均回路间距的比大于或等于1/2而小于或等于5。

发明的效果

本发明的平面线圈元件能够促进小型化。另外，本发明的平面线圈元件的制造方法能够抑制制造工序的增加，并且容易且可靠地制造更小型化的平面线圈元件。

附图说明

图1是表示本发明的第一实施方式所涉及的平面线圈元件的示意性俯视图。

图2是图1的平面线圈元件的A－A线剖视图。

图3是图2的平面线圈元件的局部放大图。

图4A是对图1的平面线圈元件的制造方法中的芯体形成工序进行说明的示意性局部剖视图。

图4B是对图1的平面线圈元件的芯体形成工序中的图4A的后续工序进行说明的示意性局部剖视图。

图4C是对图1的平面线圈元件的芯体形成工序中的图4B的后续工序进行说明的示意性局部剖视图。

图4D是对图1的平面线圈元件的芯体形成工序中的图4C的后续工序进行说明的示意性局部剖视图。

图4E是对图1的平面线圈元件的制造方法的扩宽层层叠工序进行说明的示意性局部剖视图。

图4F是对图1的平面线圈元件的制造方法的绝缘树脂包覆工序进行说明的示意性局部剖视图。

具体实施方式

[本发明的实施方式的说明]

首先，列举本发明的实施方式而进行说明。

本发明的一个方式所涉及的平面线圈元件具备：绝缘性基膜，其具有第一面及所述第一面的相反侧的第二面；第一导电图案，其层叠在该绝缘性基膜的第一面侧；以及第一绝缘层，其从第一面侧包覆该第一导电图案，在该平面线圈元件中，上述第一导电图案具有芯体和层叠于该芯体的外表面的扩宽层，上述第一导电图案的平均厚度相对于第一导电图案的平均回路间距的比大于或等于1/2而小于或等于5。

该平面线圈元件具有通过减成法或半加成法形成第一导电图案的芯体，并且具有在该芯体的外表面通过镀敷层叠的扩宽层。因此该平面线圈元件能够使第一导电图案中的电路间隔变窄而提高第一导电图案的密度。另外，在该平面线圈中，第一导电图案的平均厚度相对于第一导电图案的平均电路间距的比设在上述范围，因此能够维持高密度的配置图案并增大第一导电图案的厚度，提高第一导电图案的高宽比(第一导电图案中的厚度相对于底部的宽度的比)。因此，该平面线圈元件能够促进小型化。

作为上述第一导电图案的平均电路间距，优选大于或等于20μm而小于或等于100μm。如上所述，通过将第一导电图案的平均电路间距设为上述范围，从而能够缩窄第一导电图案中的电路间隔，并且容易且可靠地提高第一导电图案的密度。

作为上述第一导电图案中的、平均厚度的1/2高度位置的平均电路间隔相对于底部的平均电路间隔的比，优选小于或等于2。如上所述，通过将第一导电图案中的、平均厚度的1/2高度位置的平均电路间隔相对于底部的平均电路间隔的比设为上述范围，从而能够将第一导电图案的截面积增大。

作为上述第一导电图案中的、平均厚度的2/3高度位置的平均回路间隔相对于底部的平均回路间隔的比，优选小于或等于2。如上所述，通过将第一导电图案中的、平均厚度的2/3高度位置的平均回路间隔相对于底部的平均回路间隔的比设为上述范围，从而能够将第一导电图案的截面积进一步增大。

优选上述第一导电图案的前端部的剖面形状为半圆状。通常，线圈如果与磁性体的距离短，则特性提高，因此优选对导电图案的表面侧进行包覆的绝缘层的厚度较薄。另一方面，专利文献1所记载的现有的平面线圈是将电路间无孔洞地填埋，因此在导电图案进行包覆的内涂树脂层及外涂树脂层需要使用流动性良好的树脂。因此，该平面线圈为了提高绝缘性而在内涂层及外涂层的表面进一步层叠有一对外表面绝缘层。其结果，关于该平面线圈，在导电图案的表面侧层叠的树脂层的厚度增大，导致特性的恶化，并且不能充分促进小型化。与此相对，该平面线圈元件通过使第一导电图案的前端部的剖面形状为半圆状，从而在从第一导电图案的前端侧涂布树脂时能够使该树脂在第一导电图案中的电路间可靠地遍布。因此，能够通过上述第一绝缘层容易且可靠地包覆第一导电图案，提高绝缘性。

优选上述芯体及扩宽层的主要成分是铜或铜合金。如上所述，芯体及扩宽层的主要成分为铜或铜合金，从而能够抑制第一导电图案的制造成本，并且提高第一导电图案的导电性。

优选上述绝缘性基膜的主要成分是聚酰亚胺，上述第一绝缘层的主要成分是环氧树脂。如上所述，绝缘性基膜的主要成分是聚酰亚胺、且第一绝缘层的主要成分是环氧树脂，从而能将绝缘性基膜及第一绝缘层的厚度减薄而促进小型化。

优选还具有：第二导电图案，其层叠于上述绝缘性基膜的第二面侧；以及第二绝缘层，其从第二面侧包覆该第二导电图案，上述第二导电图案具有芯体和层叠于该芯体的外表面的扩宽层。如上所述，在绝缘性基膜的第二面侧具有第二导电图案及第二绝缘层，该第二导电图案具有芯体及扩宽层，从而能够抑制图案的面积、厚度的增加，并且使线圈的匝数增加、且对电感进行调整。由此，能够提高线圈的耦合系数，并且促进小型化。

优选还具有通孔，该通孔将上述第一导电图案及第二导电图案导通。如上所述，具有将第一导电图案及第二导电图案导通的通孔，从而能够容易且可靠地电连接第一导电图案及第二导电图案，促进高密度化。

优选上述第一导电图案及第二导电图案是相同图案，作为上述第一导电图案及第二导电图案的中心线的宽度方向偏离量，优选小于或等于第一导电图案的平均电路间距的40％。如上所述，第一导电图案及第二导电图案是相同图案、且第一导电图案及第二导电图案的中心线的宽度方向偏离量设为上述范围，从而能够提高线圈的耦合系数。另外，根据上述结构，能够容易地形成通孔。

本发明的一个方式所涉及的平面线圈元件的制造方法，该平面线圈元件具备：绝缘性基膜，其具有第一面及所述第一面的相反侧的第二面；第一导电图案，其层叠在该绝缘性基膜的第一面侧；以及第一绝缘层，其从第一面侧包覆该第一导电图案，在该平面线圈元件的制造方法中，具有下述工序：通过减成法或半加成法形成上述第一导电图案的芯体的工序；在该芯体的外表面通过镀敷而层叠上述第一导电图案的扩宽层的工序；以及在上述第一导电图案的第一面侧包覆绝缘树脂的工序，上述第一导电图案的平均厚度相对于第一导电图案的平均回路间距的比大于或等于1/2而小于或等于5。

该平面线圈元件的制造方法具有通过减成法或半加成法而形成上述第一导电图案的芯体的工序及在该芯体的外表面通过镀敷而层叠上述第一导电图案的扩宽层的工序，因此能够缩窄第一导电图案中的电路间隔，提高第一导电图案的密度。另外，该平面线圈元件的制造方法将第一导电图案的平均厚度相对于第一导电图案的平均电路间距的比设为上述范围，从而能够维持高密度的配置图案，并且将第一导电图案的厚度增大，提高第一导电图案的高宽比。因此，该平面线圈元件的制造方法能够抑制制造工序的增加、并容易且可靠地制造促进小型化的平面线圈元件。

此外，在本发明中，“平均电路间距”是指，相邻的电路的中心间的最短距离的平均。“半圆状”是指，除了具有一定的曲率半径的圆弧状之外，还广泛地包括从中央部至两端沿一方向弯曲的形状，例如还包括在中央部具有直线部分，从该直线部分的两端起曲线连续的形状。另外，“主要成分”是指，含量最多的成分，是指例如含量大于或等于50质量％的成分。“导电图案的中心线”是指与电图案的宽度方向的两端相距的等距离线。

[本发明的实施方式的详细内容]

下面，一边参照附图，一边对本发明的实施方式所涉及的平面线圈元件及平面线圈元件的制造方法进行说明。

[第一实施方式]

<平面线圈元件>

图1及图2的平面线圈元件1主要具备绝缘性基膜2、第一导电图案3、第二导电图案4、第一绝缘层5、第二绝缘层6及通孔7。平面线圈元件1是具有挠性的柔性平面线圈元件。

(绝缘性基膜)

绝缘性基膜2具有绝缘性及挠性。作为绝缘性基膜2的主要成分，可举出例如聚酰亚胺、聚对苯二甲酸乙二醇酯、氟树脂、液晶聚合物等合成树脂。其中，优选绝缘性、柔软性、耐热性等优异的聚酰亚胺。

作为绝缘性基膜2的平均厚度的下限，优选3μm，更优选5μm，进一步优选10μm。另一方面，作为绝缘性基膜2的平均厚度的上限，优选150μm，更优选100μm，进一步优选80μm。如果绝缘性基膜2的平均厚度小于上述下限，则有可能绝缘性及机械强度变得不充分。相反，如果绝缘性基膜2的平均厚度超过上述上限，则有可能违背该平面线圈元件1的小型化的要求。此外，“平均厚度”是指，沿对象物的厚度方向切断的剖面中的测定长度内的表面侧的边界面的平均线和背面侧的边界面的平均线之间的距离。在这里，“平均线”是指，沿边界面勾画的虚拟线，且是使得由边界面和该虚拟线划分出的山的总面积(与虚拟线相比上侧的总面积)和谷的总面积(与虚拟线相比下侧的总面积)变得相等的线。

(第一导电图案)

第一导电图案3层叠于绝缘性基膜2的第一面侧。第一导电图案3是连续的一根线状，具有在绝缘性基膜2的第一面侧层叠的螺旋部及在该螺旋部的最外侧端部连接的外侧伸出部。第一导电图案3具有芯体8和扩宽层9。

(芯体)

芯体8的剖面形状形成为四边形形状。芯体8通过减成法或半加成法形成。在减成法中，通过对层叠于绝缘性基膜2的金属箔进行蚀刻而形成期望形状的芯体8。另外，在半加成法中，首先，在绝缘性基膜2的第一面侧形成较薄的导电层(籽晶层)，在该籽晶层的表面通过光阻法形成抗蚀图案。接下来，在露出的籽晶层的表面将上述抗蚀图案作为掩模而进行镀覆，由此形成期望形状的芯体8。

作为芯体8的形成材料，可举出例如铜、铝、银、金、镍、它们的合金、不锈钢等。其中，作为芯体8的主要成分，设为导电性良好的材料，而且从降低成本的观点优选铜或铜合金。

作为芯体8的平均宽度的下限，优选2μm，更优选5μm。另一方面，作为芯体8的平均宽度的上限，优选30μm，更优选20μm。如果芯体8的平均宽度小于上述下限，则不能够将第一导电图案3的宽度充分增大，有可能不能够将导电图案3的密度充分提高。相反，如果芯体8的平均宽度超过上述上限，则有可能违背该平面线圈元件1的小型化的要求。此外，“芯体8的平均宽度”是指，芯体8的底部(绝缘性基膜2侧的面)中的宽度(芯体8的与中心线垂直方向的长度)的平均。

芯体8的剖面形状优选形成为，在与绝缘性基膜2的表面大致平行的2边中，绝缘性基膜2侧的底边比另一方的上边长的梯形形状。作为芯体8的前端部(与底部相对的面)的宽度相对于底部的宽度的比的下限，优选1/2，更优选3/5。另一方面，芯体8的前端部的宽度相对于底部的宽度的比的上限，优选1。如果芯体8的上述宽度的比小于上述下限，则有可能第一导电图案3成为前端尖的形状，其结果，有可能不能够将第一导电图案3的截面积充分增大。相反，如果芯体8的上述宽度的比超过上述上限，则有可能不能够将扩宽层9可靠地形成。

作为芯体8的平均厚度的下限，优选5μm，更优选10μm，进一步优选20μm。另一方面，作为芯体8的平均厚度的上限，优选90μm，更优选70μm，进一步优选50μm。如果芯体8的平均厚度小于上述下限，则不能使第一导电图案3的厚度充分变大，有可能电阻提高。相反，如果芯体8的平均厚度超过上述上限，则有可能违背该平面线圈元件1的小型化的要求。

作为芯体8的高宽比(芯体8的平均厚度相对于底部的平均宽度的比)的下限，优选3/2，更优选2。另一方面，作为芯体8的高宽比的上限，优选6，更优选5。如果芯体8的高宽比小于上述下限，则不能将第一导电图案3的高宽比充分增大，有可能不能够充分地促进该平面线圈元件1的小型化。相反，如果芯体8的高宽比超过上述上限，则第一导电图案3变得过厚，有可能使强度及形成容易性降低。

作为芯体8的底部中的平均电路间隔的下限，优选10μm，更优选15μm。另一方面，作为芯体8的底部中的平均电路间隔的上限，优选50μm，更优选30μm。如果上述平均电路间隔小于上述下限，则有可能由于蚀刻因子等而芯体8的制造变得困难。相反，如果上述平均电路间隔超过上述上限，则有可能不能够将第一导电图案3的密度充分提高。此外，“平均电路间隔”是指，相邻的电路间的最短距离的平均值。

(扩宽层)

扩宽层9通过镀覆而层叠于芯体8的外表面。扩宽层9以将芯体8的侧面及前端部的整个面包覆的方式层叠。

作为上述镀覆，没有特别限定，可以是电镀及化学镀的任意种，更优选电镀。另外，作为上述镀覆的种类，可举出例如铜镀、金镀、镍镀、它们的合金镀等。其中，从能够设为导电性良好的结构的观点及成本降低的观点出发，优选铜镀或铜合金镀。

另外，作为扩宽层9的主要成分，优选与芯体8相同。通过使芯体8及扩宽层9的主要成分相同，从而第一导电图案3的介电常数等电气特性均等，线圈的特性提高。另外，特别是，芯体8及扩宽层9的主要成分均优选为铜或铜合金。通过将芯体8及扩宽层9的主要成分均设为铜或铜合金，从而能够抑制第一导电图案3的制造成本，并提高第一导电图案3的导电性。

作为扩宽层9的平均厚度的下限，优选1μm，更优选3μm。另一方面，作为扩宽层9的平均厚度的上限，优选15μm，更优选12μm。如果扩宽层9的平均厚度小于上述下限，则有可能不能够将第一导电图案3的截面积充分提高。相反，如果扩宽层9的平均厚度超过上述上限，则有可能第一导电图案3容易短路。此外，“扩宽层的平均厚度”是指，从扩宽层9的与芯体8相接的面至扩宽层9的外表面为止的最短距离的平均值。

(第二导电图案)

第二导电图案4层叠于绝缘性基膜2的第二面侧。第二导电图案4具有在绝缘性基膜2的第二面侧层叠的螺旋部及在该螺旋部的最外侧端部连接的外侧伸出部。第二导电图案4的螺旋部与第一导电图案3的螺旋部在俯视观察沿相同方向卷绕。即，第一导电图案3及第二导电图案4是相同图案。即，第二导电图案4与第一导电图案3是大致相同形状。第二导电图案4具有芯体10和扩宽层11。芯体10通过减成法或半加成法形成。另外，扩宽层11在芯体10的外表面通过镀覆而层叠。芯体10与第一导电图案3的芯体8同样地构成，扩宽层11与第一导电图案3的扩宽层9同样地构成。因此，芯体10及扩宽层11的说明省略。

(第一绝缘层)

第一绝缘层5具有绝缘性。第一绝缘层5将第一导电图案3从第一面侧进行包覆。另外，第一绝缘层5对绝缘性基膜2的第一面侧中的、没有层叠第一导电图案3的区域进行包覆。第一绝缘层5的第一面侧的表面与绝缘性基膜2的第一面大致平行地形成。此外，在该平面线圈元件1中，第一绝缘层5构成第一面侧的最外表面。即，在该平面线圈元件1中，通过第一绝缘层5保持第一面侧的绝缘性。

作为第一绝缘层5的主要成分，可举出例如环氧树脂、酚醛树脂、聚酰胺酰亚胺、聚酰亚胺等热硬化性树脂、或环氧树脂、丙烯酸树脂等紫外线硬化型树脂。其中，作为第一绝缘层5的主要成分，优选绝缘性、耐热性、柔软性等优异的紫外线硬化型环氧树脂。另外，作为绝缘性基膜2及第一绝缘层5的组合，优选绝缘性基膜2的主要成分为聚酰亚胺、且第一绝缘层5的主要成分为环氧树脂。在该平面线圈元件1中，绝缘性基膜2的主要成分为聚酰亚胺、第一绝缘层5的主要成分为环氧树脂，从而能够提高耐热性、柔软性等，并且提高绝缘性而将厚度减薄。

作为形成第一绝缘层5的树脂的70℃下的粘度的下限，优选10Pa·s，更优选30Pa·s。另一方面，作为形成第一绝缘层5的树脂的70℃下的粘度的上限，优选200Pa·s，更优选100Pa·s。如果形成第一绝缘层5的树脂的粘度小于上述下限，则有可能难以进行填充。相反，如果形成第一绝缘层5的树脂的粘度超过上述上限，则该树脂不能可靠地填充至绝缘性基膜2的第一面侧为止，有可能不能够可靠地包覆第一导电图案3及绝缘性基膜2。

作为从第一导电图案3的前端部至第一绝缘层5的第一面侧的表面为止的平均最短距离的下限，优选3μm，更优选5μm。另一方面，作为从第一导电图案3的前端部至第一绝缘层5的第一面侧的表面为止的平均最短距离的上限，优选40μm，更优选30μm。如果上述平均最短距离小于上述下限，则有可能不能够得到充分的绝缘性。相反，如上述平均最短距离超过上述上限，则有可能违反该平面线圈元件1的小型化的要求。

(第二绝缘层)

第二绝缘层6具有绝缘性。第二绝缘层6将第二导电图案4从第二面侧进行包覆。另外，第二绝缘层6对绝缘性基膜2的第二面侧中的、没有层叠第二导电图案6的区域进行包覆。第二绝缘层6的第二面侧的表面与绝缘性基膜2的第二面大致平行地形成。此外，在该平面线圈元件1中，第二绝缘层6构成第二面侧的最外表面。即，在该平面线圈元件1中，通过第二绝缘层6保持第二面侧的绝缘性。作为第二绝缘层6的主要成分及形成第二绝缘层6的树脂的粘度，能够设为与第一绝缘层5相同。另外，作为从第二导电图案4的前端部至第二绝缘层6的第二面侧的表面为止的平均最短距离，能够设为与从第一导电图案3的前端部至第一绝缘层5的第一面侧的表面为止的平均最短距离相同。

(通孔)

通孔7将第一导电图案3及第二导电图案4导通。具体地说，通孔7将芯体8、10及绝缘性基膜2贯通，对第一导电图案3和第二导电图案4之间进行电连接。通孔7能够通过下述方式实施，即，在将芯体8、10及绝缘性基膜2层叠而成的层叠体形成贯通孔7a，在该贯通孔7a实施例如与扩宽层9、11相同的镀敷7b。另外，也能够通过将银膏、铜膏等注入至贯通孔7a并使其加热硬化而形成。通孔7的平均直径考虑加工性、导通特性等而适当选择，但能够设为例如大于或等于20μm而小于或等于2000μm。在该平面线圈元件1中，具有将第一导电图案3及第二导电图案4导通的通孔7，从而能将第一导电图案3及第二导电图案4容易且可靠地电连接，促进高密度化。

<导电图案的结构>

接下来，参照图3，详细说明第一导电图案3及第二导电图案4的结构。此外，第一导电图案3及第二导电图案4是大致相同形状，因此对于第一导电图案3及第二导电图案4各自的形状，仅对第一导电图案3进行说明，省略对第二导电图案4的说明。

第一导电图案3具有：在绝缘性基膜2的第一面侧层叠的剖面形状为矩形状的矩形部；以及从该矩形部的与绝缘性基膜2相反侧的面起连续地设置的剖面形状为半圆状的前端部。在该平面线圈元件1中，第一导电图案3的前端部的剖面形状为半圆状，从而在从第一导电图案3的前端侧涂布树脂时，该树脂容易在第一导电图案3中的电路间可靠地遍布。由此，在该平面线圈元件1中，能够利用第一绝缘层5容易且可靠地包覆第一导电图案3。

作为第一导电图案3的平均厚度h的下限，优选10μm，更优选20μm，进一步优选30μm。另一方面，作为第一导电图案3的平均厚度h的上限，优选100μm，更优选80μm。如果第一导电图案3的平均厚度h小于上述下限，则不能将第一导电图案3的截面积充分提高，有可能不能够充分促进高密度化。相反，如果第一导电图案3的平均厚度h超过上述上限，则有可能违背该平面线圈元件1的小型化的要求。此外，“导电图案的平均厚度”是指，导电图案的宽度方向的中央处的厚度的平均值。

作为上述矩形部的平均厚度相对于第一导电图案3的平均厚度h的比的下限，优选1/2，更优选2/3，进一步优选3/4。另一方面，作为上述矩形部的平均厚度相对于第一导电图案3的平均厚度h的比的上限，优选19/20，更优选9/10。如果上述平均厚度的比小于上述下限，则有可能不能够将第一导电图案3的截面积充分增大。相反，如果上述平均厚度的比超过上述上限，则在形成第一绝缘层5的树脂的粘度变高的情况下，有可能难以使该树脂可靠地遍布至绝缘性基膜2侧。

作为第一导电图案3的平均电路间距p的下限，优选20μm，更优选25μm，进一步优选30μm。另一方面，作为第一导电图案3的平均电路间距p的上限，优选100μm，更优选60μm，进一步优选40μm。如果第一导电图案3的平均电路间距p小于上述下限，则有可能不能够将第一导电图案3的宽度充分增大。相反，如果第一导电图案3的平均电路间距p超过上述上限，则有可能不能够充分提高密度。

作为第一导电图案3的平均厚度h相对于第一导电图案3的平均电路间距p的比(h/p)的下限，是1/2，更优选4/5，进一步优选1。另一方面，作为上述比(h/p)的上限，优选5，更优选4。如果上述比(h/p)小于上述下限，则有可能不能够将第一导电图案3的高宽比充分提高。相反，如果上述比(h/p)超过上述上限，则有可能违背该平面线圈元件1的小型化的要求。

作为第一导电图案3的高宽比的下限，优选6/5，更优选2，进一步优选5/2。另一方面，作为第一导电图案3的高宽比的上限，优选21/4，更优选4。如果第一导电图案3的高宽比小于上述下限，则有可能不能够将第一导电图案3的密度充分提高。相反，如果第一导电图案3的高宽比超过上述上限，则有可能违背该平面线圈元件1的小型化的要求。

作为第一导电图案3中的底部的平均电路间隔d

作为第一导电图案3中的平均厚度h的1/2高度位置h

作为第一导电图案3中的平均厚度h的2/3高度位置h

作为第一导电图案3及第二导电图案4的中心线的宽度方向偏离量的上限，优选第一导电图案3的平均电路间距p的40％，更优选30％，进一步优选20％。如果第一导电图案3及第二导电图案4的中心线的宽度方向偏离量超过上述上限，则有可能不能够充分地提高第一导电图案3及第二导电图案4的耦合系数。此外，优选第一导电图案3及第二导电图案4的中心线的宽度方向偏离量较小。因此，第一导电图案3及第二导电图案4的中心线的宽度方向偏离量的下限能够设为0％。

<优点>

在该平面线圈元件1中，第一导电图案3具有通过减成法或半加成法形成的芯体8，并且具有在该芯体8的外表面通过镀覆而层叠的扩宽层9。因此，该平面线圈元件1能够缩窄第一导电图案3中的电路间隔，提高第一导电图案3的密度。另外，在该平面线圈1中，第一导电图案3的平均厚度h相对于第一导电图案3的平均电路间距p的比(h/p)设为上述范围，因此能够维持高密度的配置图案并将第一导电图案3的厚度增大，提高第一导电图案3的高宽比。因此，该平面线圈元件1能够促进小型化。

该平面线圈元件1具有在绝缘性基膜2的第二面侧层叠的第二导电图案4及将该第二导电图案4从第二面侧包覆的第二绝缘层6，该第二导电图案4具有芯体10及在该芯体10的外表面通过镀覆而层叠的扩宽层11，因此能够抑制图案的面积、厚度的增加，并将线圈的匝数增加、而且调整电感。由此，该平面线圈元件1能够提高线圈的耦合系数，并促进小型化。

<平面线圈元件的制造方法>

接下来，参照图4A至图4F，对图1的平面线圈元件1的制造方法进行说明。

该平面线圈元件的制造方法具有下述工序：通过减成法或半加成法形成第一导电图案3的芯体8及第二导电图案4的芯体10的工序；在该芯体8、10的外表面通过镀敷而层叠第一导电图案3的扩宽层9及第二导电图案4的扩宽层11的工序，以及在第一导电图案3的第一面侧及第二导电图案4的第二面侧包覆绝缘树脂的工序。另外，该平面线圈元件的制造方法具有形成将第一导电图案3及第二导电图案4导通的通孔7的工序。在下面，对通过半加成法形成第一导电图案3的芯体8及第二导电图案4的芯体10的方法进行说明。

<芯体形成工序>

芯体形成工序如图4A至图4D所示，主要具有下述工序：在绝缘性基膜2的两面层叠薄的导电层(籽晶层)S

(籽晶层层叠工序)

在籽晶层层叠工序中，如图4A所示，在绝缘性基膜2的第一面层叠籽晶层S

作为籽晶层S

(抗蚀图案形成工序)

在抗蚀图案形成工序中，如图4B所示，将抗蚀图案X

(金属图案形成工序)

在金属图案形成工序中，通过进行电镀，如图4C所示，在籽晶层S

(抗蚀图案剥离工序)

在抗蚀图案剥离工序中，从籽晶层S

(籽晶层蚀刻工序)

在籽晶层蚀刻工序中，将金属图案Y

<扩宽层层叠工序>

在扩宽层层叠工序中，在芯体8、10进行镀敷而层叠扩宽层9、11。由此，如图4E所示，形成具有芯体8及扩宽层9的第一导电图案3、以及具有芯体10及扩宽层11的第二导电图案4。另外，所涉及的镀敷可以进行仅1次，也可以进行多次。通过该扩宽层层叠工序，将第一导电图案3的平均厚度相对于第一导电图案的平均电路间距的比、及第二导电图案4的平均厚度相对于第二导电图案的平均电路间距的比调整为大于或等于1/2而小于或等于5。

作为进行形成扩宽层9、11的镀敷时的温度的下限，优选10℃，更优选20℃。另一方面，作为进行形成扩宽层9、11的镀敷时的温度的上限，优选60℃，更优选50℃。如果进行上述镀敷时的温度小于上述下限，则有可能扩宽层9、11的厚度变得不充分。相反，如果进行上述镀敷时的温度超过上述上限，则有可能芯体8、10等发生变形等。

另外，作为形成扩宽层9、11的镀敷时间的下限，优选5分钟，更优选10分钟。另一方面，作为形成扩宽层9、11的镀敷时间的上限，优选200分钟，更优选150分钟。如果上述镀敷时间小于上述下限，则有可能扩宽层9、11的厚度变得不充分。相反，如果上述镀敷时间超过上述上限，则扩宽层9、11的厚度增大，变得容易发生第一导电图案3及第二导电图案4的短路等。

此外，在扩宽层层叠工序中，将芯体8、10的剖面形状设为，在与绝缘性基膜2的表面大致平行的2边中，绝缘性基膜2侧的底边比另一方的上边长的梯形形状，从而金属离子不会滞留于芯体8、10的上边侧而该金属离子充分遍布至底部侧为止，在第一导电图案3及第二导电图案4容易形成上述矩形部。另外，由于芯体8、10的剖面形状为上述梯形形状，从而容易地使第一导电图案3及第二导电图案4的前端部的角部成为基于芯体8、10的形状而倒角的形状，容易使第一导电图案3及第二导电图案4的前端部的剖面形状更接近半圆状。作为如上所述地将芯体8、10的剖面形状设为梯形形状的方法，可举出例如下述方法：通过对抗蚀图案形成工序中曝光角度进行调整，从而将抗蚀图案X

<通孔形成工序>

在通孔形成工序中，形成将第一导电图案3及第二导电图案4电连接的通孔7。在通孔形成工序中，在形成了绝缘性基膜2的第一面侧的芯体8及第二面侧的芯体10的状态下，形成将该芯体8、10及绝缘性基膜2贯通的贯通孔7a。接着，在该贯通孔7a的周缘实施与扩宽层层叠工序相同的镀敷7b。此外，该镀敷7b可以与扩宽层层叠工序同时实施，也可以与扩宽层层叠工序分别实施。

此外，通孔形成工序也可以在例如形成第一导电图案3及第二导电图案4后，形成贯通该第一导电图案3、绝缘性基膜2及第二导电图案4的贯通孔7a。另外，也可以通过将银膏、铜膏等注入贯通孔7a并使其加热硬化而形成。

<绝缘树脂包覆工序>

在绝缘树脂包覆工序中，在第一导电图案3的第一面侧包覆绝缘树脂，从而形成将第一导电图案3从第一面侧包覆的第一绝缘层5。另外，在绝缘树脂包覆工序中，在第二导电图案4的第二面侧包覆绝缘树脂，从而形成将第二导电图案4从第二面侧包覆的第二绝缘层6。在绝缘树脂包覆工序中，如图4F所示，将热硬化性树脂、紫外线硬化型树脂等绝缘树脂从绝缘性基膜2及第一导电图案3的第一面侧进行涂布，并使其硬化，由此形成第一绝缘层5。另外，将上述绝缘树脂从绝缘性基膜2及第二导电图案4的第二面侧涂布，并使其硬化，由此形成第二绝缘层6。

<优点>

该平面线圈元件的制造方法具有通过减成法或半加成法形成第一导电图案3的芯体8的工序及在该芯体8的外表面通过镀敷而层叠第一导电图案3的扩宽层9的工序，因此能够缩窄第一导电图案3中的电路间隔，提高第一导电图案3的密度。另外，该平面线圈元件的制造方法将第一导电图案3的平均厚度相对于第一导电图案3的平均电路间距的比设为上述范围，从而能够维持高密度的配置图案，并增大第一导电图案3的厚度，提高第一导电图案3的高宽比。因此，该平面线圈元件的制造方法能够抑制制造工序的增加，并且容易且可靠地制造出促进小型化的该平面线圈元件1。

[其他实施方式]

应理解为此次公开的实施方式在所有方面都是例示，并不是限制性内容。本发明的范围并不是通过上述实施方式的结构限定的，而是通过权利要求书示出，意在包含与权利要求书等同的含义以及范围的所有变更。

在上述实施方式中，详细说明了将第一导电图案及第二导电图案通过半加成法形成的方法，但该第一导电图案及第二导电图案也可以通过减成法形成。在通过减成法形成第一导电图案及第二导电图案的情况下，例如能够通过在绝缘性基膜上层叠金属箔的工序、在该金属箔的表面形成抗蚀图案的工序、将该抗蚀图案作为掩模而对金属箔进行蚀刻工序及将上述抗蚀图案剥离的工序，形成第一导电图案及第二导电图案。另外，第一导电图案及第二导电图案并不是必须具有与螺旋部的最外侧端部连接的外侧伸出部。

该平面线圈元件也可以例如在第一绝缘层及第二绝缘层的外表面进一步具有外侧绝缘层。如上所述的外侧绝缘层例如通过将具有绝缘性及挠性的膜利用粘接剂等粘贴在第一绝缘层及第二绝缘层的外表面而形成。另外，作为如上所述的外侧绝缘层的主要成分，可举出例如聚酰亚胺、环氧树脂、酚醛树脂、丙烯酸树脂、聚酯、热塑性聚酰亚胺、聚对苯二甲酸乙二醇酯、氟树脂、液晶聚合物等合成树脂。

该平面线圈并不是在绝缘性基膜的两面必须设置导电图案及绝缘层，也可以是仅具有在绝缘性基膜的第一面侧层叠的第一导电图案及将该第一导电图案从第一面侧包覆的第一绝缘层。另外，该平面线圈并不必须通过通孔而将第一导电图案及第二导电图案电导通。

上述第一导电图案及第二导电图案并不是必须具有矩形部及前端部，也可以例如仅由矩形部形成，另外也可以是整体的剖面形状为梯形形状、半圆状等。另外，上述前端部的剖面形状并不是必须是半圆状。

上述绝缘性基膜并不是必须具有挠性，也可以使用例如玻璃基材等刚性材质形成。

也可以在上述扩宽层的外表面形成表面处理层。如上所述，导电图案具有表面处理层，降低来自导电图案的导电成分的漏出、或向导电图案的对导电成分的反应性成分(氧、硫磺等)的扩散。

作为表面处理层的材质，如果能够防止来自导电图案的导电成分的漏出或向导电图案的反应性成分的扩散，则并不特别受到限定，可举出例如金属、树脂、陶瓷、它们的混合物等。其中，作为表面处理层的主要成分，优选镍、锡、金或铝。表面处理层可以形成单层，也可以形成多层。

此外，取代形成表面处理层，也可以在导电图案的表面通过铜光亮剂(Copperbrite)实施防锈处理。在这里，铜光亮剂是将聚氧乙烯烷基醚等水溶性高分子溶解于异丙醇、羟基丁酸溶解而得到的。

工业实用性

如以上所述，本发明的平面线圈元件能够促进小型化，适用于实现小型轻量化的各种电子设备。另外，本发明的平面线圈元件的制造方法适于在实现小型轻量化的各种电子设备中所使用的平面线圈元件的制造。

标号的说明

1 平面线圈元件 2 绝缘性基膜

3 第一导电图案 4 第二导电图案

5 第一绝缘层 6 第二绝缘层

7 通孔 7a 贯通孔 7b 镀敷

8、10 芯体 9、11 扩宽层

S

X

Y