形成三维存储器中阶梯结构及其分区的方法及阶梯结构

摘要

本发明涉及形成三维存储器中阶梯结构及其分区的方法及阶梯结构。分区方法包括：提供衬底；在衬底上形成存储阵列叠层，其中存储阵列叠层在第一方向上包括核心区域和至少一个台阶区域，至少一个台阶区域在第一方向上包括第一区域和第二区域，第一区域介于第二区域与核心区域之间；在第二区域形成第二方向上的一次分区，其中第二方向垂直于第一方向；以及在第二区域形成第二方向上的二次分区，其中，一次分区中的至少一个分区和二次分区中的至少一个分区在第二方向上部分地叠加，从而形成阶梯结构的复合分区。

说明书

技术领域

本发明涉及半导体器件及其制造领域，更具体地涉及形成三维存储器(例如，3DNAND闪存)中阶梯结构的分区的方法、形成该阶梯结构的方法以及该阶梯结构。

背景技术

在三维存储器制造工艺中，为了保证接触部能顺利连接到每个存储阵列中的栅极，需要形成一个三维(3D)的阶梯结构。随着三维存储器技术的快速发展，衬底上的存储阵列的层数不断增加，从而阶梯结构上的台阶数量也不断增加。单向阶梯结构因此占用越来越大的面积，并且需要更多次数的修剪和刻蚀(Trim/Etch)工艺，这使得工艺的复杂性增加，从而造成芯片制造成本的上升。为了减少阶梯结构的面积以及降低工艺的复杂性，在64层及以上的阶梯结构设计上，开始出现了X/Y双向复合阶梯结构。

复合阶梯结构使用台阶分区方案。一种台阶分区方案是台阶分区与存储阵列的核心区域分离的方案。使用这种方案形成的台阶分区沿X方向的两个边缘区域是没有用处的、无效的，造成阶梯结构在X方向上的长度的增加，产生面积上的浪费。另外，当分区个数超过4个时，会产生许多多余的一维单层台阶，造成面积利用效率的降低。

另一种台阶分区方案是台阶分区与存储阵列的核心区域直接相连的方案。使用这种方案形成的台阶分区沿X方向的两个边缘区域也是无效区域，并且需要在台阶分区的靠近存储区的位置另外形成用于顶部选择栅(TSG)的台阶，产生了面积上的浪费和利用率的下降。另外，随着修剪和刻蚀工艺的次数上升，所形成的台阶分区在核心区域侧的内角会变形，导致台阶分区的稳定性和可靠性急剧下降，给台阶分区增加了工艺难度。

因此，本领域中需要一种新型的台阶分区方案。

发明内容

本发明的目的旨在提供一种新型的形成三维存储器中阶梯结构的分区的方法、形成该阶梯结构的方法以及该阶梯结构，由此能够很好地解决上述诸多问题。

本发明的一个方面提供了一种形成三维存储器中阶梯结构的分区的方法。该方法包括：提供衬底；在所述衬底上形成存储阵列叠层，其中所述存储阵列叠层在第一方向上包括核心区域和至少一个台阶区域，所述至少一个台阶区域在所述第一方向上包括第一区域和第二区域，所述第一区域介于所述第二区域与所述核心区域之间；在所述第二区域形成第二方向上的一次分区，其中所述第二方向垂直于所述第一方向；以及在所述第二区域形成所述第二方向上的二次分区，其中，所述一次分区中的至少一个分区和所述二次分区中的至少一个分区在所述第二方向上部分地叠加，从而形成所述阶梯结构的复合分区。

上述方法使用两次台阶分区来形成阶梯结构的分区，因此每一次台阶分区所需形成的分区数量大大减少，从而减少甚至避免了因所需分区数量上升带来的分区(进而整个阶梯结构)的稳定性和可靠性的降低，进而降低了工艺的难度。

较佳地，在本发明的一个实施例中，在所述第一方向上，所述一次分区的边缘区域和所述二次分区的边缘区域至少部分地重叠。这可以使一次分区的无效区域和二次分区的无效区域在一定程度上重合在一起，从而有效地减少无效区域的面积。更佳地，在一个实施例中，在所述第一方向上，所述一次分区的边缘区域和所述二次分区的边缘区域完全地重叠。这使得一次分区的无效区域和二次分区的无效区域完全重合在一起，从而使得无效区域的面积最小化。

较佳地，在本发明的一个实施例中，在形成所述一次分区和形成所述二次分区的步骤之一期间同步在所述第一区域形成所述第一方向上的多个一维台阶。较佳地，在一个实施例中，所述一维台阶的台阶数量取决于TSG的数量。这提高了第一区域的利用效率，甚至可以使第一区域的利用效率最大化。

较佳地，在本发明的一个实施例中，当在形成所述一次分区的步骤期间同步在所述第一区域形成所述第一方向上的多个一维台阶时，所述一维台阶的台阶数量与所述一次分区的分区数量相等；当在形成所述二次分区的步骤期间同步在所述第一区域形成所述第一方向上的多个一维台阶时，所述一维台阶的台阶数量与所述二次分区的分区数量相等。

较佳地，在本发明的一个实施例中，当在形成所述一次分区的步骤期间同步在所述第一区域形成所述第一方向上的多个一维台阶时，所述一次分区的分区数量为2个、3个、4个或5个；当在形成所述二次分区的步骤期间同步在所述第一区域形成所述第一方向上的多个一维台阶时，所述二次分区的分区数量为2个、3个、4个或5个。

更佳地，在本发明的一个实施例中，当在形成所述一次分区的步骤期间同步在所述第一区域形成所述第一方向上的多个一维台阶时，所述一次分区的分区数量为3个；当在形成所述二次分区的步骤期间同步在所述第一区域形成所述第一方向上的多个一维台阶时，所述二次分区的分区数量为3个。

较佳地，在本发明的一个实施例中，当在形成所述一次分区的步骤期间同步在所述第一区域形成所述第一方向上的多个一维台阶时，所述一维台阶和所述一次分区的形成包括：在所述至少一个台阶区域上，通过在所述第一区域上沿着所述第一方向朝向所述核心区域同时在所述第二区域上沿着所述第一方向和所述第二方向从所述第二区域的边缘向中心执行一次或多次修剪和刻蚀工艺，来对形成的第一掩模进行修剪并对所述修剪之后所暴露的存储阵列叠层部分进行刻蚀，并且所述二次分区的形成包括：在所述至少一个台阶区域的所述第二区域上，通过沿着所述第一方向朝向所述核心区域并且沿着所述第二方向从所述第二区域的边缘向中心执行一次或多次修剪和刻蚀工艺，来对形成的第二掩模进行修剪并对所述修剪之后所暴露的存储阵列叠层部分进行刻蚀。

较佳地，在本发明的一个实施例中，当在形成所述二次分区的步骤期间同步在所述第一区域形成所述第一方向上的多个一维台阶时，所述一次分区的形成包括：在所述第二区域上，通过沿着所述第一方向朝向所述核心区域并且沿着所述第二方向从所述第二区域的边缘向中心执行一次或多次修剪和刻蚀工艺，来对形成的第一掩模进行修剪并对所述修剪之后所暴露的存储阵列叠层部分进行刻蚀，并且所述一维台阶和所述二次分区的形成包括：在所述至少一个台阶区域上，通过在所述第一区域上沿着所述第一方向朝向所述核心区域同时在所述第二区域上沿着所述第一方向和所述第二方向从所述第二区域的边缘向中心执行一次或多次修剪和刻蚀工艺，来对形成的第二掩模进行修剪并对所述修剪之后所暴露的存储阵列叠层部分进行刻蚀。

较佳地，在本发明的一个实施例中，对所述第一掩模进行修剪包括：在所述第二区域上沿着所述第二方向以第一预定宽度对所述第一掩模进行一次或多次修剪。较佳地，在一个实施例中，所述第一预定宽度是100nm～3um。

较佳地，在本发明的一个实施例中，当对所述第二掩模进行第一次修剪时，在所述第二区域上沿着所述第二方向以第二预定宽度进行修剪，所述第二预定宽度小于所述第一预定宽度。

较佳地，在本发明的一个实施例中，所述方法进一步包括：以所述第一预定宽度对修剪后的所述第二掩模进行一次或多次修剪。

较佳地，在本发明的一个实施例中，所述第二预定宽度等于所述第一预定宽度的一半。

本发明的另一个方面提供了一种形成三维存储器中的阶梯结构的方法。该方法包括：通过前述的方法形成阶梯结构的分区；以及在所述至少一个台阶区域上，沿着所述第一方向朝向所述核心区域刻蚀多级台阶，其中，在刻蚀所述多级台阶中的每一级台阶时，所述存储阵列叠层中被刻蚀的叠层数量等于所述复合分区在所述第二方向上的分区数量。

较佳地，在本发明的一个实施例中，所述每一级台阶的宽度等于所述第二预定宽度。

本发明的又一个方面提供了一种用于三维存储器的阶梯结构。该阶梯结构包括：一维台阶区域以及二维台阶区域。所述二维台阶区域在第一方向上通过所述一维台阶区域与所述三维存储器的核心区域隔开，所述二维台阶区域包括通过在垂直于所述第一方向的第二方向上形成的一次分区和二次分区的叠加而形成的复合分区，其中所述叠加包括所述一次分区中的至少一个分区和所述二次分区中的至少一个分区在所述第二方向上的部分的叠加。

上述阶梯结构通过两次台阶分区而形成，因此每一次台阶分区所需形成的分区数量大大减少，从而减少甚至避免了因所需分区数量上升带来的分区(进而整个阶梯结构)的稳定性和可靠性的降低，进而降低了工艺的难度。

较佳地，在本发明的一个实施例中，所述叠加进一步包括所述一次分区的边缘区域和所述二次分区的边缘区域在所述第一方向上的至少部分的重叠。这可以使一次分区的无效区域和二次分区的无效区域在一定程度上重合在一起，从而有效地减少无效区域的面积。更佳地，在一个实施例中，所述叠加进一步包括所述一次分区的边缘区域和所述二次分区的边缘区域在所述第一方向上的完全的重叠。这使得一次分区的无效区域和二次分区的无效区域完全重合在一起，从而使得无效区域的面积最小化。

较佳地，在本发明的一个实施例中，所述一维台阶的台阶数量取决于TSG的数量。较佳地，在一个实施例中，所述一维台阶的台阶数量为2个、3个、4个或5个。最佳地，在一个实施例中，所述一维台阶的台阶数量为3个。

较佳地，在本发明的一个实施例中，所述复合分区的分区数量为所述一次分区的分区数量和所述二次分区的分区数量之和减1。

通过下面参考附图进行的详细描述，本发明的这些以及其他的特征和方面会变得更加清楚。

附图说明

为了能够详细地理解本发明，可参考实施例得出上文所简要概述的本发明的更具体的描述，一些实施例在附图中示出，为了促进理解，已尽可能使用相同附图标记来标示各图所共有的相同要素。然而，应当注意，附图仅仅示出本发明的典型实施例，并且因此不应视为限制本发明的范围，因为本发明可允许其他等效实施例，其中：

图1示出台阶区域的分区与核心区域分离的台阶分区的俯视图；

图2示出台阶区域的分区与核心区域直接相连的台阶分区的俯视图；

图3是根据本发明的一个实施例的用于形成三维存储器中阶梯结构的分区的方法的流程图；

图4A示出图3的方法的一个示例的流程图；

图4B示出图3的方法的另一个示例的流程图；

图5示出根据本发明的一个实施例的阶梯结构的示例分区的俯视图；

图6A-6D示出根据本发明的实施例的示例分区的俯视图，其中一次分区的边缘区域和二次分区的边缘区域至少部分地重叠；

图7示出根据本发明的实施例的示例分区的俯视图，其中一次分区的边缘区域和二次分区的边缘区域完全地重叠；

图8A示出在图6A的示例分区基础上形成的示例3D阶梯结构的俯视图；

图8B示出图8A的示例3D阶梯结构的立体图；

图9A示出在图7的示例分区基础上形成的示例3D阶梯结构的俯视图；以及

图9B示出图9A的示例3D阶梯结构的立体图。

具体实施方式

下面结合附图对本发明的具体实施方式进行详细描述。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本领域技术人员应当理解，本发明可以在没有这些具体细节中的一些或全部的情况下实施，因此本发明不受下面公开的具体实施例的限制。另一方面，没有对公知的工艺或步骤等进行具体描述以免不必要地模糊本发明。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

在本发明的实施例中，将沿着核心区域到台阶区域的方向称为X方向，与X方向垂直的方向称为Y方向。台阶区域在X方向上可包括第一区域和第二区域，例如，如图1所示的第一区域111和第二区域112。第一区域位于第二区域和核心区域之间，将二者隔开。

现在参考图1，图1示出了台阶区域101的分区与核心区域102分离的示例台阶分区100的俯视图。台阶区域101包括第一区域111和第二区域112。第二区域112在X方向上包括两个边缘区域121和122。边缘区域121和122不能用于形成接触部，因此是无效区域。如图1所示，第二区域112在Y方向上包括6个分区。

此外，第一区域111包括X方向上的6个单向的一维台阶，该6个一维台阶中的至少一个用于TSG。由于TSG不需要完全使用该6个一维台阶，使得没有被使用的一维台阶闲置，因此造成第一区域111的利用是低效的。

图2示出了台阶区域201的分区与核心区域202直接相连的示例台阶分区200的俯视图。台阶区域201在X方向上包括两个边缘区域221和222。边缘区域221和222不能用于形成接触部，因此也是无效区域。如图2所示，台阶区域201在Y方向上包括6个分区。

此外，在边缘区域222中，从最外面的分区到最里面的分区，以示出的内角变形的程度越来越严重，导致台阶分区的稳定性和可靠性急剧下降。而且，随着三维存储器所需的台阶数量越来越大，所需的分区数量也越来越多，由此内角变形的程度也将越来越严重。为了保证台阶分区的稳定性和可靠性，工艺的难度大大增加。

本发明提供了新型的台阶分区方案以解决上述问题。下面参考图3-9B来描述此类新型的台阶分区方案。

本发明提供了一种形成三维存储器中阶梯结构的分区的方法。该方法包括：提供衬底；在衬底上形成存储阵列叠层，其中存储阵列叠层在第一方向上包括核心区域和至少一个台阶区域，至少一个台阶区域在第一方向上包括第一区域和第二区域，第一区域介于第二区域与核心区域之间；在第二区域形成第二方向上的一次分区，其中第二方向垂直于第一方向；以及在第二区域形成第二方向上的二次分区，其中，一次分区中的至少一个分区和二次分区中的至少一个分区在第二方向上部分地叠加，从而形成阶梯结构的复合分区。该方法使用两次台阶分区来形成阶梯结构的分区，因此每一次台阶分区所需形成的分区数量大大减少，从而减少甚至避免了因所需分区数量上升带来的分区(进而整个阶梯结构)的稳定性和可靠性的降低，进而降低了工艺的难度。

现在参考图3和图4A-4B来详细描述该方法。

图3是根据本发明的一个实施例的用于形成三维存储器中阶梯结构的分区的方法300的流程图。方法300包括步骤320、340、360和380。

在步骤320处，提供衬底。

在本发明的实施例中，该衬底是半导体衬底，例如Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以是包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，或者可以是叠层结构，例如Si/SiGe等，或是其他外延结构，例如SGOI(绝缘体上锗硅)等。在本发明的示例性实施例中，该衬底为体硅衬底。

在步骤340处，在该衬底上形成存储阵列叠层。

存储阵列叠层可包括任意数量的叠层，具体取决于所采用的工艺。在三维存储器的制造中，存储阵列叠层(例如)通过在衬底上交替形成氮化物层和氧化物层(NO薄膜层对)而形成。存储阵列叠层包括核心区域和至少一个台阶区域，台阶区域形成阶梯结构。根据本发明的实施例，台阶区域包括复合分区。

在步骤360处，在存储阵列叠层的台阶区域的第二区域形成Y方向上的一次分区。

在本发明的实施例中，一次分区的形成包括将第一掩模形成在存储阵列叠层上。然后执行第一次修剪和刻蚀工艺，使得第一掩模在第二区域上沿着至少Y方向从第二区域的边缘向中心进行该第一次修剪。在一个实施例中，沿着Y方向以第一预定宽度对第一掩模进行该第一次修剪。第一预定宽度可以是例如100nm～3um。在第一掩模被第一次修剪之后，刻蚀所暴露的存储阵列叠层部分。在一个实施例中，可以执行进一步的修剪和刻蚀工艺直到获得一次分区的预期分区数量。例如，在一次分区包括4个分区的实施例中，可以在第一次修剪和刻蚀工艺之后执行进一步的第二和第三次修剪和刻蚀工艺，从而获得4个分区。要注意的是，所述进一步的修剪和刻蚀的宽度可以相同，也可以不相同。在一个实施例中，以第一预定宽度执行进一步的修剪和刻蚀工艺。

在步骤380处，在台阶区域的第二区域形成Y方向上的二次分区。二次分区中的至少一个分区与在先形成的一次分区中的至少一个分区在Y方向上部分地叠加，从而形成阶梯结构的复合分区。

在本发明的实施例中，二次分区的形成包括将第二掩模形成在存储阵列叠层上。然后执行第一次修剪和刻蚀工艺，使得第二掩模在第二区域上沿着至少Y方向从第二区域的边缘向中心进行该第一次修剪。在一个实施例中，沿着Y方向以第二预定宽度进行第一次修剪，该第二预定宽度小于第一预定宽度。第二预定宽度可以是例如100nm～3um。在一个实施例中，第二预定宽度等于第一预定宽度的一半。在第二掩模被第一次修剪之后，刻蚀所暴露的存储阵列叠层部分。在一个实施例中，可以执行进一步的修剪和刻蚀工艺直到获得二次分区的预期分区数量。例如，在二次分区包括4个分区的实施例中，可以在第一次修剪和刻蚀工艺之后执行进一步的第二和第三次修剪和刻蚀工艺，从而获得4个分区。要注意的是，所述进一步的修剪和刻蚀的宽度可以相同，也可以不相同。在一个实施例中，以第一预定宽度执行进一步的修剪和刻蚀工艺。

通过方法300形成的复合分区所包括的分区数量为一次分区和二次分区的分区数量之和减1。

图4A是用于形成三维存储器中阶梯结构的分区的一个示例方法400a的流程图。方法400a包括步骤420a、440a、460a和480a。

在步骤420a处，提供衬底。

在本发明的实施例中，该衬底是半导体衬底，例如Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以是包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，或者可以是叠层结构，例如Si/SiGe等，或是其他外延结构，例如SGOI(绝缘体上锗硅)等。在本发明的示例性实施例中，该衬底为体硅衬底。

在步骤440a处，在该衬底上形成存储阵列叠层。

存储阵列叠层可包括任意数量的叠层，具体取决于所采用的工艺。在三维存储器的制造中，存储阵列叠层(例如)通过在衬底上交替形成氮化物层和氧化物层(NO薄膜层对)而形成。存储阵列叠层包括核心区域和至少一个台阶区域，台阶区域形成阶梯结构。根据本发明的实施例，台阶区域包括复合分区。

在步骤460a处，在存储阵列叠层的台阶区域的第一区域形成X方向上的多个一维台阶且在该台阶区域的第二区域形成Y方向上的一次分区。

一维台阶的台阶数量可取决于TSG的数量。例如，如果需要3层TSG，则一维台阶的台阶数量可以选择为大于等于3个，诸如，3个、4个、5个，等等。又例如，如果只需要2层TSG，则一维台阶的台阶数量可以选择为大于等于2个，诸如，2个、3个、4个、5个，等等。优选地，使一维台阶的台阶数量与TSG的数量之间的差最小化，使得闲置的一维台阶最少化，从而提高第一区域的利用效率。更优选地，使一维台阶的台阶数量与TSG的数量相等，使得不存在闲置的一维台阶，从而使第一区域的利用效率最大化。

在本发明的实施例中，一维台阶的台阶数量可以与一次分区的分区数量相等。在一个实施例中，一次分区的分区数量可以是大于等于2的自然数。优选地，一次分区的分区数量为2个、3个、4个或5个。更优选地，一次分区的分区数量为3个。

在本发明的实施例中，一维台阶和一次分区的形成包括将第一掩模形成在存储阵列叠层上。然后执行第一次修剪和刻蚀工艺，使得第一掩模在第一区域上沿着X方向朝向核心区域进行该第一次修剪，同时在第二区域上沿着X方向和Y方向从第二区域的边缘向中心进行该第一次修剪。在一个实施例中，在第一区域上沿着X方向以第一预定宽度对第一掩模进行该第一次修剪。在一个实施例中，在第二区域上沿着Y方向以第一预定宽度对第一掩模进行该第一次修剪。在一个实施例中，在第二区域上沿着X方向对第一掩模的该第一次修剪可以根据需要设定宽度，该宽度可以大于、等于或小于第一预定宽度。第一预定宽度可以是例如100nm～3um。在第一掩模被第一次修剪之后，刻蚀所暴露的存储阵列叠层部分，从而形成矩形的一次分区(可以参考图1)。在一个实施例中，可以执行进一步的修剪和刻蚀工艺直到获得的一维台阶的预期台阶数量和一次分区的预期分区数量。例如，在一维台阶包括3个台阶且一次分区包括3个分区的实施例中，可以在第一次修剪和刻蚀工艺之后执行进一步的第二次修剪和刻蚀工艺，从而获得3个一维台阶和3个分区，如图5中用阴影块表示的。要注意的是，每次修剪和刻蚀的宽度可以相同，也可以不相同。在一个实施例中，以第一预定宽度执行进一步的修剪和刻蚀工艺。

在步骤480a处，在台阶区域的第二区域形成Y方向上的二次分区。二次分区中的至少一个分区与在先形成的一次分区中的至少一个分区在Y方向上部分地叠加，从而形成阶梯结构的复合分区。

在本发明的实施例中，二次分区的形成包括将第二掩模形成在存储阵列叠层上。然后执行第一次修剪和刻蚀工艺，使得第二掩模在第二区域上沿着X方向朝向核心区域并且沿着Y方向从第二区域的边缘向中心进行该第一次修剪。在一个实施例中，沿着Y方向以第二预定宽度进行第一次修剪，该第二预定宽度小于第一预定宽度。第二预定宽度可以是例如100nm～3um。在一个实施例中，沿着X方向对第二掩模的该第一次修剪可以根据需要设定宽度，该宽度可以大于、等于或小于第一预定宽度和/或第二预定宽度。在一个实施例中，第二预定宽度等于第一预定宽度的一半。在第二掩模被第一次修剪之后，刻蚀所暴露的存储阵列叠层部分，从而形成“T”字形的二次分区(可以参考图2)。在一个实施例中，可以执行进一步的修剪和刻蚀工艺直到获得二次分区的预期分区数量。例如，在二次分区包括4个分区的实施例中，可以在第一次修剪和刻蚀工艺之后执行进一步的第二和第三次修剪和刻蚀工艺，从而获得4个分区，如图5中用线条表示的。要注意的是，所述进一步的修剪和刻蚀的宽度可以相同，也可以不相同。在一个实施例中，以第一预定宽度执行进一步的修剪和刻蚀工艺。

通过方法400a形成的复合分区所包括的分区数量为一次分区和二次分区的分区数量之和减1。例如，如图5所示，一次分区包括3个分区，二次分区包括4个分区，最终形成的复合分区包括3+4-1，即6个分区。又例如，如图6A-6D和图7所示，一次分区和二次分区均包括4个分区，最终形成的复合分区包括4+4-1，即7个分区。

图4B是用于形成三维存储器中阶梯结构的分区的另一个示例方法400b的流程图。方法400b包括步骤420b、440b、460b和480b。

在步骤420b处，提供衬底。

在本发明的实施例中，该衬底是半导体衬底，例如Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以是包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，或者可以是叠层结构，例如Si/SiGe等，或是其他外延结构，例如SGOI(绝缘体上锗硅)等。在本发明的示例性实施例中，该衬底为体硅衬底。

在步骤440b处，在该衬底上形成存储阵列叠层。

存储阵列叠层可包括任意数量的叠层，具体取决于所采用的工艺。在三维存储器的制造中，存储阵列叠层(例如)通过在衬底上交替形成氮化物层和氧化物层(NO薄膜层对)而形成。存储阵列叠层包括核心区域和至少一个台阶区域，台阶区域形成阶梯结构。根据本发明的实施例，台阶区域包括复合分区。

在步骤460b处，在存储阵列叠层的台阶区域的第二区域形成Y方向上的一次分区。

在本发明的实施例中，一次分区的形成包括将第一掩模形成在存储阵列叠层上。然后执行第一次修剪和刻蚀工艺，使得第一掩模在第二区域上沿着X方向朝向核心区域并且沿着Y方向从第二区域的边缘向中心进行该第一次修剪。在一个实施例中，沿着Y方向以第一预定宽度对第一掩模进行该第一次修剪。在一个实施例中，沿着X方向对第一掩模的该第一次修剪可以根据需要设定宽度，该宽度可以大于、等于或小于第一预定宽度。第一预定宽度可以是例如100nm～3um。在第一掩模被第一次修剪之后，刻蚀所暴露的存储阵列叠层部分，从而形成“T”字形的一次分区(可以参考图2)。在一个实施例中，可以执行进一步的修剪和刻蚀工艺直到获得一次分区的预期分区数量。例如，在一次分区包括4个分区的实施例中，可以在第一次修剪和刻蚀工艺之后执行进一步的第二和第三次修剪和刻蚀工艺，从而获得4个分区，如图5中用线条表示的。要注意的是，所述进一步的修剪和刻蚀的宽度可以相同，也可以不相同。在一个实施例中，以第一预定宽度执行进一步的修剪和刻蚀工艺。

在步骤480b处，在台阶区域的第一区域形成X方向上的多个一维台阶且在该台阶区域的第二区域形成Y方向上的二次分区。二次分区中的至少一个分区与在先形成的一次分区中的至少一个分区在Y方向上部分地叠加，从而形成阶梯结构的复合分区。

一维台阶的台阶数量可取决于TSG的数量。例如，如果需要3层TSG，则一维台阶的台阶数量可以选择为大于等于3个，诸如，3个、4个、5个，等等。又例如，如果只需要2层TSG，则一维台阶的台阶数量可以选择为大于等于2个，诸如，2个、3个、4个、5个，等等。优选地，使一维台阶的台阶数量与TSG的数量之间的差最小化，使得闲置的一维台阶最少化，从而提高第一区域的利用效率。更优选地，使一维台阶的台阶数量与TSG的数量相等，使得不存在闲置的一维台阶，从而使第一区域的利用效率最大化。

在本发明的实施例中，一维台阶的台阶数量可以与二次分区的分区数量相等。在一个实施例中，二次分区的分区数量可以是大于等于2的自然数。优选地，二次分区的分区数量为2个、3个、4个或5个。更优选地，二次分区的分区数量为3个。

在本发明的实施例中，一维台阶和二次分区的形成包括将第二掩模形成在存储阵列叠层上。然后执行第一次修剪和刻蚀工艺，使得第二掩模在第一区域上沿着X方向朝向核心区域进行该第一次修剪，同时在第二区域上沿着X方向和Y方向从第二区域的边缘向中心进行该第一次修剪。在一个实施例中，在第一区域上沿着X方向以第一预定宽度对第二掩模进行该第一次修剪。在一个实施例中，在第二区域上沿着Y方向以第二预定宽度对第二掩模进行该第一次修剪，该第二预定宽度小于第一预定宽度。第二预定宽度可以是例如100nm～3um。在一个实施例中，在第二区域上沿着X方向对第二掩模的该第一次修剪可以根据需要设定宽度，该宽度可以大于、等于或小于第一预定宽度和/或第二预定宽度。在一个实施例中，第二预定宽度等于第一预定宽度的一半。在第二掩模被第一次修剪之后，刻蚀所暴露的存储阵列叠层部分，从而形成矩形的二次分区(可以参考图1)。在一个实施例中，可以执行进一步的修剪和刻蚀工艺直到获得的一维台阶的预期台阶数量和二次分区的预期分区数量。例如，在一维台阶包括3个台阶且二次分区包括3个分区的实施例中，可以在第一次修剪和刻蚀工艺之后执行进一步的第二次修剪和刻蚀工艺，从而获得3个一维台阶和3个分区，如图5中用阴影块表示的。要注意的是，每次修剪和刻蚀的宽度可以相同，也可以不相同。在一个实施例中，以第一预定宽度执行进一步的修剪和刻蚀工艺。

通过方法400b形成的复合分区所包括的分区数量同样为一次分区和二次分区的分区数量之和减1。以图5所示的分区为例，一次分区包括4个分区，二次分区包括3个分区，最终形成的复合分区包括4+3-1，即6个分区。又例如，如图6A-6D和图7所示，一次分区和二次分区均包括4个分区，最终形成的复合分区包括4+4-1，即7个分区。

现在具体描述图5，图5示出了根据本发明的一个实施例的阶梯结构的示例分区500的俯视图。分区500的第一区域511包括3个一维台阶。分区500的第二区域512包括6个分区，即分区501、502、503、504、505和506。在一个实施例中，该6个分区可以通过本文参考图4A所描述的方法400a由3个一次分区和4个二次分区的叠加而形成。在另一个实施例中，该6个分区可以通过本文参考图4B所描述的方法400b由4个一次分区和3个二次分区的叠加而形成。

图6A-6D示出了根据本发明的实施例的示例分区600的俯视图，其中一次分区的边缘区域和二次分区的边缘区域至少部分地重叠。随着一次分区和二次分区的边缘区域的重叠程度的增加，无效区域的面积不断减小。当一次分区和二次分区的边缘区域完全地重叠时，无效区域的面积被最小化，如图7所示。图6A-6D为4个一次分区和4个二次分区的复合，最终形成7个分区，即601、602、603、604、605、606和607。图6A-6D仅示出了边缘区域621的重叠，边缘区域622的重叠与边缘区域621类似。如图6A所示，一次分区和二次分区中的一个分区在边缘区域621中重叠。如图6B所示，一次分区和二次分区中的两个分区在边缘区域621中重叠。如图6C所示，一次分区和二次分区中的三个分区在边缘区域621中重叠。如图6D所示，一次分区和二次分区中的四个分区在边缘区域621中重叠。换言之，图6A-6C中的边缘区域621为一次分区和二次分区的边缘区域部分地重叠，图6D的边缘区域621为一次分区和二次分区的边缘区域完全地重叠。

图7示出了根据本发明的实施例的示例分区700的俯视图，其中一次分区的边缘区域和二次分区的边缘区域完全地重叠。在这种情况下，无效区域的面积被最小化。图7为4个一次分区和4个二次分区的复合，最终形成7个分区，即701、702、703、704、705、706和707。在图7所示的分区中，一次分区和二次分区的在X方向上的两个边缘区域都完全地重叠，形成边缘区域721和722。

本发明进一步提供了一种形成三维存储器中的阶梯结构的方法。该方法包括：通过本文中描述的形成三维存储器中阶梯结构的分区的方法来形成阶梯结构的分区；以及在至少一个台阶区域上，沿着X方向朝向核心区域刻蚀多级台阶。在刻蚀多级台阶中的每一级台阶时，存储阵列叠层中被刻蚀的叠层数量等于复合分区在Y方向上的分区数量。

在一个实施例中，当沿着X方向刻蚀多级台阶时，每一级台阶的宽度等于第二预定宽度。第二预定宽度可以是例如100nm～3um。

通过本文中描述的方法所形成的用于三维存储器的阶梯结构包括一维台阶区域和二维台阶区域。二维台阶区域在X方向上通过一维台阶区域与三维存储器的核心区域隔开。二维台阶区域包括通过在垂直于X方向的Y方向上形成的一次分区和二次分区的叠加而形成的复合分区，其中叠加包括一次分区中的至少一个分区和二次分区中的至少一个分区在Y方向上的部分的叠加。

在一个实施例中，当二次分区与一次分区叠加时，一次分区的无效区域与二次分区的无效区域在X方向上至少部分地重叠。这可以使一次分区的无效区域和二次分区的无效区域在一定程度上重合在一起，从而有效地减少的无效区域的面积。在一个实施例中，当二次分区与一次分区叠加时，一次分区的无效区域与二次分区的无效区域在X方向上完全地重叠。这使得一次分区的无效区域和二次分区的无效区域完全重合在一起，从而使得无效区域的面积最小化。

现在参考图8A-8B和图9A-9B描述本发明的用于三维存储器的3D阶梯结构。

图8A示出了在图6A的示例分区基础上形成的示例3D阶梯结构800的俯视图。在图8A所示的示例中，存储阵列叠层具有112个叠层，所述叠层诸如NO薄膜层对。相应地，图8A所示的阶梯结构800具有112级台阶，如图中的数字1-112所示，其中相同的数字代表同一级台阶。图8A所示的台阶与存储阵列叠层中的叠层一一对应。台阶1最低，即最靠近衬底，对应于第1个叠层；依次类推；台阶112最高，即最远离衬底，对应于第112个叠层。相邻数字所代表的台阶之间的高度差为1个叠层的高度。例如，台阶15和台阶16之间的高度差为1个叠层的高度。又例如，台阶15和台阶25之间的高度差为10个叠层的高度。

在图8A中，第一区域811为一维台阶区域，包括4个一维台阶，即109、110、111和112。第二区域812为二维台阶区域，包括108级台阶，即台阶1-108。图8B示出了图8A的示例3D阶梯结构800的立体图。如图所示，阶梯结构800包括一维台阶区域801和二维台阶区域802。二维台阶区域802在X方向上通过一维台阶区域801与存储器件的核心区域(未图示)隔开。二维台阶区域802包括复合分区，该复合分区通过相继在Y方向上形成的一次分区和二次分区的叠加而形成。当二次分区与一次分区叠加时，一次分区中的至少一个分区和二次分区中的至少一个分区在Y方向上被部分地叠加。如图8A和8B所示，阶梯结构800的二维台阶区域802中的两侧边缘区域在X方向上部分地重叠，如台阶3和4所示。

图9A示出了在图7的示例分区基础上形成的示例3D阶梯结构900的俯视图。在图9A所示的示例中，存储阵列叠层具有112个叠层，所述叠层诸如NO薄膜层对。相应地，图9A所示的阶梯结构900具有112级台阶，如图中的数字1-112所示，其中相同的数字代表同一级台阶。图9A所示的台阶与存储阵列叠层中的叠层一一对应。台阶1最低，即最靠近衬底，对应于第1个叠层；依次类推；台阶112最高，即最远离衬底，对应于第112个叠层。相邻数字所代表的台阶之间的高度差为1个叠层的高度。例如，台阶15和台阶16之间的高度差为1个叠层的高度。又例如，台阶15和台阶25之间的高度差为10个叠层的高度。

在图9A中，第一区域911为一维台阶区域，包括4个一维台阶，即109、110、111和112。第二区域912为二维台阶区域，包括108级台阶，即台阶1-108。图9B示出了图9A的示例3D阶梯结构900的立体图。如图所示，阶梯结构900包括一维台阶区域901和二维台阶区域902。二维台阶区域902在X方向上通过一维台阶区域901与存储器件的核心区域(未图示)隔开。二维台阶区域902包括复合分区，该复合分区通过相继在Y方向上形成的一次分区和二次分区的叠加而形成。当二次分区与一次分区叠加时，一次分区中的至少一个分区和二次分区中的至少一个分区在Y方向上被部分地叠加。如图9A和9B所示，阶梯结构900的二维台阶区域902中的两侧边缘区域在X方向上完全地重叠，其边缘区域的面积比图8A和8B所示的阶梯结构800的边缘区域的面积要小。

应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

虽然本发明已参照当前的具体实施例来描述，但是本领域技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可做出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。