在制造金属‑绝缘体‑半导体场效应晶体管中使用的方法

摘要

在制造过程中，将第二氧化物层沉积在结构的第一区和第二区上。所述第二区包括在所述第二氧化物层与外延层之间的第一氧化物层。所述第一区对应于金属‑绝缘体‑半导体场效应晶体管(MISFET)的有源区，并且所述第一区中形成第一类型掺杂源极区、第二类型掺杂本体区和第二类型掺杂注入区。所述第二区对应于所述MISFIT的终端区。在所述第二区上形成掩模，并且移除所述第二氧化物层和所述第一氧化物层的通过间隙而暴露出的部分，由此暴露出所述外延层。第二类型掺杂剂通过所述第一氧化物层和所述第二氧化物层中的所得开口而沉积到所述外延层中，由此形成所述MISFET的场环。

说明书

背景

金属-绝缘体-半导体场效应晶体管(MISFET)器件(例如，金属-氧化物-半导体场效应晶体管(MOSFET))的制造包括多个关键的光刻掩蔽和对齐方法/步骤。

美国专利号5,302,537讨论了使用三种掩模方法以用于制造低电压MISFET的有源单元区和终端区。然而，所述专利中所描述的方法不足以构建可靠的高电压(大于80伏特(V))器件。

终止有源单元区的平面结的场或终端环通常用于实现高电压器件。美国专利号5,795,793讨论了使用三种掩模方法以用于制造MOSFET的有源区。需要附加的三个掩模来形成终端环，这意味着需要至少六个掩模来制造高电压器件。

减少制造高电压器件所需的掩模的数量可减少制造成本并且增加产量。

概述

根据本发明的实施方案涉及在制造金属-绝缘体-半导体场效应晶体管(MISFET)，特别是高电压(例如，大于80V)MISFET中使用的方法，并且还涉及使用此类方法制造的器件。

在根据本发明的实施方案中，在MISFET(例如，MOSFET)的制造期间，第二氧化物层设置在结构的第一区和第二区上。所述结构包括具有n型外延层的半导体基板。第一区对应于MISFET的有源区，并且第二区对应于MISFET的终端区。第二区包括在第二氧化物层与外延层之间的第一氧化物层。在第一区中形成第一类型掺杂源极区、第二类型掺杂本体区和第二类型掺杂注入区。在第二区上形成掩模，并且移除第二区中的第二氧化物层和第一氧化物层的通过掩模中的间隙而暴露出的部分，由此暴露出外延层。第二类型掺杂剂通过第一氧化物层和第二氧化物层中的所得开口沉积到第二区中的外延层中，由此形成MISFET的场环。

更具体地，在一个实施方案中，第一氧化物层沉积在结构的外延层上。在第一氧化物层上形成第一掩模。第一掩模限定对应于MISFIT的终端区的第二区。从第一掩模周围移除第一氧化物层，以限定对应于MISFET的有源区的第一区。在移除第一掩模之后，多晶硅层沉积在第一区和第二区上。在多晶硅层上形成第二掩模。从第二掩模周围移除多晶硅层，以在第一区中在多晶硅层中形成开口，由此暴露出外延层。通过开口在外延层中形成第一类型掺杂源极区、第二类型掺杂本体区和第二类型掺杂注入区。在移除第二掩模之后，第二氧化物层沉积在第一区和第二区上。在至少第二区上形成第三掩模。第三掩模包括通过间隙分开的掩模元件，并且移除第二氧化物层和第一氧化物层通过间隙暴露出的部分，由此暴露出外延层。另外，在第二区中，第二类型掺杂剂通过第一氧化物层和第二氧化物层中的所得开口沉积到外延层中，由此形成MISFET的场环。在移除第三掩模之后，金属层沉积在第一区和第二区上。在金属层上形成第四掩模，并且从第四掩模周围的区域移除金属层。在移除第四掩模之后，钝化层沉积在第一区和第二区上。在钝化层上形成第五掩模，并且从第五掩模周围移除钝化层，以便形成MISFET的源极接合焊盘区和栅极接合焊盘区。

在一个实施方案中，第三掩模中的间隙均匀地设置尺寸并且均匀地间隔开。在一个这种实施方案中，每个间隙的宽度在大约0.5微米与0.8微米之间，并且每个掩模元件具有大约1.8微米的宽度。

在一个实施方案中，第三掩模还包括在第一区上的掩模元件。这些掩模元件通过间隙分开。移除第二氧化物层和第一类型掺杂源极区的通过所述间隙暴露出的部分，由此还暴露出第二类型掺杂注入区。

概括地说，在根据本发明的实施方案中，使用五个掩模/掩模步骤。一般来说，相对于常规方法，掩模数量从六个掩模减少至五个掩模，从而减少制造成本并增加产量。

在阅读各个附图中示出的以下详细描述之后，本领域技术人员将认识到根据本发明的实施方案的这些和其他目的和优点。

附图简述

并入本申请文件中并且形成申请文件的一部分的附图说明本发明的实施方案，并且与描述一起用来解释本发明的原理。在整个附图和说明书中，类似数字表示类似元件。

图1A、图1B和图1C是示出在根据本发明的实施方案中制造MISFET中执行的方法的实例的流程图。

图2、图3、图4、图5、图6、图7、图8、图9和图10是在根据本发明的实施方案中的制造期间在各个点处的MISFET的一部分的剖面图。

详细描述

在本发明的以下详细描述中，阐述了许多具体细节以提供对本发明的充分理解。然而，本领域技术人员将意识到，在没有这些具体细节或具有其等同物的情况下可以实践本发明。在其他情况下，公知的方法、程序、部件和流程(circuit)将不进行详细描述，以免不必要地模糊本发明的各个方面。

附图没有按比例绘制，并且在附图中可仅示出结构的部分以及形成那些结构的各个层。

如本文所使用的，字母“n”是指n型掺杂剂，并且字母“p”是指p型掺杂剂。加号“+”或减号“－”分别用于表示相对高浓度或相对低浓度的掺杂剂。

术语“沟道”在本文中以接受的方式使用。也就是说，电流在FET内、在沟道中从源极连接部移动至漏极连接部。沟道可由n型或p型半导体材料制成；因此，FET指定为n沟道或p沟道器件。本公开在n沟道器件，特别是n沟道MISFET(例如，MOSFET)的背景下呈现；然而，根据本发明的实施方案不限于此。也就是说，可在p沟道器件中利用本文所描述的特征。通过在讨论中用n型掺杂剂和材料代替对应的p型掺杂剂和材料，本公开可易于映射到p沟道器件，并且反之亦然。

图1A、图1B和图1C示出用于在根据本发明的实施方案中制造器件(例如，n沟道MISFET)的方法的流程图100。如上所述，尽管使用n沟道器件作为实例来描述流程图100，但是所述方法可易于适于制造p沟道器件。此外，其他制造方法和步骤可连同本文所讨论的方法和步骤一起执行；也就是说，在本文示出和描述的步骤之前、之间和/或之后可存在多个方法步骤。一般来说，根据本发明的实施方案可替换常规制造方法的部分，而不显著影响外围方法和步骤。

在方框102中，还参考图2，由场氧化物层206覆盖具有n型外延(epi)层204的半导体基板202。场氧化物层206在本文中也可称为第一氧化物层。外延层204的厚度和掺杂分布由设计指定成具有给定的击穿电压，特别是高电压器件的击穿电压。

在方框104中，在场氧化物层206上形成第一掩模208。第一掩模208用于限定对应于器件的有源区的区(在本文中可称为第一区)，并且还限定对应于器件的终端区的区(在本文中可称为第二区)。

在图1A的方框106中，还参考图3，将场氧化物层206从第一掩模208周围移除，由此限定第一(有源)区和第二(终端)区。场氧化物层206保持在第二区中。随后可移除第一掩模208。

如图3所示，随后可将n型掺杂剂注入和驱入第一区中，并且注入和驱入剩余的场氧化物层206周围的第二区中。在蚀刻掉于驱入期间形成的氧化物以及随后的表面清洁之后，形成高质量栅极氧化物层409(图4)。

在图1A的方框108中，还参考图4，将多晶硅层410沉积在第一区和第二区上。

在方框110中，在多晶硅层410上形成第二掩模412。如图4所示，第二掩模412包括通过间隙分开的多个掩模元件。

在图1A的方框112中，还参考图5，将多晶硅层410和栅极氧化物层409从第二掩模412周围移除，以便在第一区中在多晶硅层410中形成开口(例如，开口514)，从而暴露出外延层204。

在图1A的方框114中，如图5所示，n型掺杂源极区516和p型掺杂本体区518通过开口514和其他此类开口形成于外延层204中。更具体地，在一个实施方案中，本体区518是通过将离子注入由开口514限定的区中而引入p型掺杂剂(例如，硼)来形成。后续的驱入完成本体区518的形成。接下来，通过开口514引入浅n型掺杂剂(例如，砷)以形成源极区516。

在图1B的方框116中，在所述方法的此特定点处，通过对具有合适厚度的氧化物层进行沉积和回蚀刻而在开口514的每一侧上形成间隔部522。如图5所示，间隔部与多晶硅层410接触并且还与源极区516接触。接下来，使用p型(p+)掺杂剂注入(例如，硼)以在源极区516下方形成注入区520，使用间隔部522来限定注入区520的边界。间隔部522使源极区516和注入区520相对于彼此偏置，并且防止注入区520扩散超过源极区516的边缘，所述注入区520扩散超过源极区516的边缘将增加器件的阈值电压。

在图1B的方框118中，还参考图6，在移除第二掩模412(图4)之后，将第二氧化物层624(例如，低温氧化物(LTO)层)沉积在第一区和第二区上。

在图1B的方框120中，在第一区上并且在第二区上形成第三掩模626。在第二(终端)区中，第三掩模626包括通过间隙630分开的掩模元件628。

在一个实施方案中，第三掩模626中的间隙630均匀地设置尺寸并且均匀地间隔开。也就是说，在一个实施方案中，第二区中的每个间隙630的宽度(在设计和制造公差内)是大约相同的，并且第二区中的每个掩模元件628的宽度(在设计和制造公差内)是大约相同的。在一个这种实施方案中，每个间隙630的宽度在大约0.5微米与0.8微米之间，并且每个掩模元件628具有大约1.8微米的宽度。

如下所述，第三掩模626用于在器件的终端区中形成场环。场环(以及因此掩模元件628和间隙630)不需要均匀地设置尺寸和间隔。通常，将掩模元件628和间隙630的尺寸(宽度和间距)选择成使得场环形成为彼此足够地接近，以便允许消耗从有源区横向前进至最接近有源区的场环，随后到下一个最近的场环等等。

在图1B的方框122中，参考图7，移除第二区中的第二氧化物层624的通过间隙630暴露的部分、以及第二区中的场氧化物层206的通过间隙630暴露的部分，由此在第二区中通过这些间隙暴露出外延层204。

在方框124中，通过场氧化物层206和第二氧化物层624中的所得间隙(对应于间隙630)，将p型掺杂剂沉积(例如，注入和驱入)到第二区中的外延层204中，从而形成MISFET的场环736。可在移除第三掩模之前或之后以此方式形成场环736。选择p型注入和驱入以便获得实现高电压器件的指定击穿电压的场环结深度。在一个实施方案中，金属场板(未示出)连接到每个场环(例如，每个场环有一个场板)。

在一个实施方案中，基于上述掩模尺寸，每个场环736的宽度与间隙630的宽度大致相同，并且彼此分开与掩模元件628的宽度大致相同的距离。如上所述，场环736不需要均匀地设置尺寸和间隔。

返回参考图6，第三掩模626还包括在第一区上的掩模元件632。掩模元件632通过与第一区中的多晶硅层410中的开口(例如，图5的开口514)严格地对齐的间隙(例如，间隙634)而分开。

在图1B的方框126中，如图7所示，移除第一区中的第二氧化物层624和源极区516的通过间隙(例如，间隙634)暴露出的部分，由此还暴露出注入区520。

在图1B的方框128中，参考图8，在移除第三掩模626(图6)之后，将金属层838沉积在第一区和第二区上，与源极区516和注入区520接触。

在图1C的方框130中，在金属层838上形成第四掩模840。

在图1C的方框132中，还参考图9，将金属层838从第四掩模840周围的区域移除。

在方框134中，在移除第四掩模840之后，将钝化层942沉积在第一区和第二区上。在第二区中，在场环736上方，钝化层942延伸到第一氧化物层206与第二氧化物层624的剩余部分之间的间隙中。

在方框136中，在钝化层942上形成第五掩模944。

在图1C的方框138中，还参考图10，将钝化层942从第五掩模周围移除，以便形成器件的源极接合焊盘区(例如，区1046)和栅极接合焊盘区(例如，区1048)。

因此，在根据本发明的实施方案中，可仅使用以所述顺序使用的五个掩模来制造高电压MISFET(例如，MOSFET)：方框104的掩模(有源掩模208)、方框110(多晶硅(poly)掩模412)、方框120(接触掩模626)、方框130(金属掩模840)和方框136(钝化掩模944)。

相对于常规方法，掩模的数量从六个掩模减少至五个掩模，从而减少制造成本并增加产量。

本发明的具体实施方案的上述描述已出于说明和描述的目的而提出。它们不旨在是排他性的或将本发明限制于所公开的明确形式，并且根据以上教义有可能进行许多修改和改变。选择和描述这些实施方案以便于最佳解释本发明的原理以及其实际应用，从而允许本领域的其他技术人员最佳利用本发明和具有如适合于所涵盖的具体用途的多种修改的多种实施方案。希望本发明的范围由所附权利要求书及其等效物所限定。