面积高效的多位触发器拓扑

摘要

本发明涉及面积高效的多位触发器拓扑。本发明是一种多位触发器寄存器中的内部扫描逻辑的智能连接。此寄存器中的个别位连接于串行扫描链中。在本发明中，串行链为重用位n上的从锁存器与位n+1上的主锁存器之间的逻辑的连接。此导致减少实施所述多位寄存器所需的晶体管的数目的简化接口(433、414、418)。所需晶体管的数目(每位4个晶体管)的此减少促使所需集成电路面积随之减少，借此降低制造成本。替代地，使用本发明而节省的面积可用于其它目的。在不增加制造成本的情况下，此可增加对应集成电路的价值。