检验定时器模块中的信号活动性及模块活动性的方法和定时器模块

摘要

本发明涉及一种具有状态寄存器的定时器模块。在此，该定时器模块可以与外部计算单元连接并且具有如下装置：针对定时器模块（100）的内部信号和/或定时器模块的内部单元和/或在该内部单元之内的过程产生至少一个活动性信号的装置，在确定活动性的情况下将活动性状态记入状态寄存器中的装置以及在由外部计算单元所确定的时间能够由该外部计算单元查询活动性状态并且使该活动性状态复位的装置。此外，在状态寄存器中所记入的活动性状态保持不变，直至该活动性状态被外部计算单元复位。

说明书

技术领域

本发明涉及一种用于检验定时器模块中的信号活动性（Signalaktivitaet）和模块活动性的方法以及涉及一种定时器模块。

背景技术

这种检验目前为止根据现有技术没有被采用在定时器模块中，尤其是没有被采用在汽车领域中的控制设备中，尽管这种检验能够实现明显更好的安全性。而常见的是对定时器单元的输出信号就正确性方面进行检验。此外还公知了如下可能性：通过由CPU有规律地查询（Polling（轮询））外部看门狗来监控CPU的活动性。

发明内容

发明优点

根据独立权利要求所述的本发明能够实现一种定时器模块、尤其是一种控制设备的定时器模块，该定时器模块满足较高的安全性要求，因为不仅对定时器单元的信号输出就缺陷和活动性方面进行检验，而且也可以借助查询（Polling）通过关联的外部计算单元和/或CPU就活动性方面检验定时器模块的内部信号和单元。除了用于带有针对看门狗的不同信号和附加时基的计数器的看门狗的硬件之外，节省了对针对看门狗中的不同信号的不同超时值（Time-out-Wert）的配置，因为通过外部计算单元在由外部计算单元确定的时刻进行查询。因此，在定时器模块中不必配置时间，以便使在两个查询之间的持续时间与易变的条件相适配。

其他优点和改进方案通过从属权利要求的特征和从附图的描述中被得到。

根据独立权利要求，特别有利的是对定时器模块内部的时钟信号和/或相对应的时钟发送器单元和/或定时器模块内部的路由单元就活动性方面进行监控，因为定时器模块的功能方式由于这些单元和/或信号的不活动性而特别严重地被限制，并且因此期望尽可能快地并且安全地识别所述不活动性，例如在紧接在起动之后进行检验的情况下期望尽可能快地并且安全地识别所述不活动性。

在有利的扩展方案中也可以设置的是，除了活动性状态标志（信号/单元是活动的）之外，也在状态寄存器中设置故障状态标志（所生成的信号是有缺陷的），因为通过计算单元对信息的共同分析能够实现特别安全地识别正确的工作方式。不存在的故障标志表明，由此相对应被表征的信号是无缺陷的，或者对于该信号而言由于该信号的不活动性或者由于对信号检验所需的信号或单元的不活动性而不会对故障执行检验。现在如果相对应的信号和单元的活动性通过状态寄存器中的活动性标志被确定，则信号可以以更高的安全性被假定为无缺陷的。

附图说明

其中：

图1示出了定时器模块的示意图，

图2示出了监控器模块的示意图，

图3示意性示出了用于进行活动性检查的电路，

图4示出了用于检验定时器模块中的信号活动性和模块活动性的方法的流程。

具体实施方式

控制设备的定时器模块优选地可以被实施为控制设备（例如车辆控制设备）的微控制器中的IP块。该IP块集时间功能以及必要时角度功能（Winkelfunktion）于一体，接收车辆的传感装置（例如ESP的偏航率传感器（Drehratensensor））的信号和/或分析所述信号并且作用于汽车的执行器（例如在“打滑”的情况下作用于行驶动力学）。会将这种如在下文所描述的定时器可替换地也集成到输出级中，或者单独地设置这种定时器，但是该定时器始终需要进行配置的单元（例如外部计算单元），在将该定时器集成在控制设备微控制器中的情况下，这例如是所述进行配置的单元或控制设备CPU（或计算单元）。

在图1中示出了示例性定时器模块100的整体架构。定时器模块的整体结构简化地具有（多个）信号输入单元116，所述（多个）信号输入单元116将值输出给路由单元101，这些值在其他模块中被处理并且处理过的值通过路由单元101被转交给输出单元114。通过在下文所描述的模块的并行工作方式，可以在短时间内操作大数目的请求。如果不需要确定的模块，则这些模块也可以为了节省电流（功率消耗、降低温度）的目的而被断开。

定时器模块100的核心是中央路由单元101，输入单元（例如（多个）模块116）、输出单元（例如（多个）模块114）、处理单元（例如模块109）和存储单元（例如模块120）被连接到该中央路由单元101上。

路由单元101将这些模块灵活地并且可配置地相互连接，并且通过阻塞式请求和发送数据来表示用于定时器模块的新中断方案。该路由单元101在没有实施中断控制器的情况下也应付得了，这节省了面积并且由此节省了芯片费用。定时器单元100的中心方案是路由单元101的用于数据流的路由机制。定时器模块100的每个与路由单元101连接的模块（和/或子模块）可以具有任意数目的路由单元写通道（数据源）和任意数目的路由单元读通道（数据宿）。路由单元101的该方案设置的是，灵活地并且有效地将任意的数据源与任意的数据宿相连接。这可以通过数据路由机制来实现，如其从未公开的DE 10200900189中所知道的那样。

参数存储器模块120包括三个子单元121、122和123。子单元121是在FIFO（先进先出（First In, First Out））存储器122与路由单元101之间的接口。子单元123是在模块的通用总线接口（和/或复用设备112（参见下部））与FIFO 122之间的数据接口。参数存储器模块120可以用作用于进入的数据特性的数据存储器或者用作用于发出的数据的参数存储器。这些数据被存储在按逻辑方式处于FIFO子单元122之内的存储器、例如RAM中。

（优选地包括多个输入的）定时器输入模块116负责对定时器模块100的输入信号进行滤波和接收。输入信号的各种特性可以在定时器输入模块116的通道之内被测量。在此，在定时器输入模块116中，这些信号与时间信息和其他物理信息相链接（verknuepfen），并且在处理之后以及必要时在暂存在输出单元114中之后被用于生成输出信号。物理信息例如是发动机的角度或者也是其他任何物理量，如质量、温度、液体的水位高度、振荡的相位、信号的多个事件（边沿）或者周期持续时间。输入特性例如可以连同新信号电平包括所检测到的上升输入边沿或下降输入边沿的时间戳值，或连同当前时间戳包括从通道使能（Kanal-Freigabe）起的边沿数目，或包括针对整个PWM周期的PWM信号长度。与输入信号关联的值（如时基的值和在输入事件的时刻的角度基准（Winkelbasis）的值）因此表征输入信号，并且许可在连接到路由单元101上的其他模块（例如模块109）中进行计算，而且接着可以提到（ansprechen）输出单元（输出单元114），在该输出单元（输出单元114）中根据所传送的值结合当前时基值和/或角度基准值来产生输出信号。

对于已进展的数据处理而言，定时器输入模块116的所检测到的输入特性可以通过路由单元101被路由到定时器模块100的其他处理单元。

用于时钟准备（Taktaufbereitung）的单元102负责计数器和定时器模块100的时钟产生。该用于时钟准备的单元102提供了可配置的时钟，并且不仅带有时间相关的计数器而且带有位置相关的计数器的时基单元103为定时器模块100提供共同时基和/或提供当前的时间信息和位置信息（例如角度）。

各个模块都被供给时钟和时基，并且通过路由单元101彼此交换数据。通过本地地存在于各个模块中的比较器，数据相对于当前的时间和/或位置被比较，并且在此用信号通知所作出的判定，譬如接通输出信号。

在借助路由单元101对数据进行路由时，分支单元111将源的数据也提供给在一个模块或不同的模块中的多个数据宿，因为通常设置有对数据的阻塞式读取，该阻塞式读取仅仅允许从源一次读取数据。由于用于定时器模块100的可写入到路由单元101的子模块通道的每个写地址仅能够被唯一的模块读取，所以不可能并行地将数据流提供给不同的模块。这并不适用于如下源：在数据已被接收器读取之后，这些源并未使其数据无效，如例如针对DPLL模块104可以被设置的那样。为了解决常规模块的这个问题，分支单元111能够实现多次复制数据流。子模块111提供了输入通道和输出通道。为了克隆进入的数据流，相对应的输入通道可以被映射到一个或多个输出通道上。

DPLL（数字锁相环（digital phase locked loop））模块104被用于倍频。该模块104的目的是在输入频率快速改变的应用的情况下也实现位置信息或值信息的更高精度。DPLL模块104根据位置相关的输入信号产生如下脉冲：这些脉冲能够在时基单元103中实现更精细地被划分的位置信息。由此，例如角度钟（Winkeluhr）可以显示比输入信号预给定的更精细的分辨率的旋转角。此外，在DPLL模块104中有关于速度或转速的信息可用，并且可以作出如下预测：也在将时间上的前进（Vorlauf）包括在内（例如考虑激励模块（Ansteuermodul）的惯性）的情况下何时到达预给定的位置。DPLL模块104的输入信号通过定时器输入模块106来引导，在输入映射模块105中被滤波或者也在（例如尤其是用于分析电动机的）传感器模式分析模块115中被组合。

定时器输入模块106相对于其他定时器输入模块116因此具有如下特点：该定时器输入模块106将当前的滤波值转递给输入映射模块105和DPLL模块104，其中该定时器输入模块106利用所述当前的滤波值对输入信号进行滤波，并且所述滤波值在那也算进了经过滤波的边沿的时间戳，以便获得实际的边沿时间。

传感器模式分析模块115可以被使用，以便分析多个霍尔传感器的输入并且以便与（优选地包括多个输出的）定时器输出模块113共同地辅助直流电机（BLDC，无刷直流（brushless direct current））的运行。附加地，传感器模式分析模块115例如也可以被使用，以便计算一个或两个电机的旋转速度。

借助输出比较单元108可以将输出信号按位地进行相互比较。该输出比较单元108针对在安全相关的应用中的使用而被设计。主要思想在这种情况下是具有使输出倍增的可能性，以便在该单元中能够进行比较。如果为此例如使用简单的EXOR（异或（exclusive OR））函数，则可需要保证要比较的输出模块的整个循环的输出特性。如在图1中示出的那样，输出比较单元108通过用附图标记9所表示的连接而与在定时器输出模块113与引脚12之间的连接相连接。

监控器单元（Monitor-Einheit）107同样针对在安全相关的应用中的使用而被设计。主要思想在此是提供监控共同被使用的电路和资源的可能性。这样，钟（Uhren）的活动性以及路由单元101的基本活动性被监控。监控器单元107使得外部CPU（中央处理单元（central processing unit））和/或一般地使得外部计算单元能够简单地监控用于安全关键的应用的中央信号。

所述模块的中断线（中断请求线（Interrupt request line））在图1中通过具有结尾“2”和根据模块的前三个数字的四位附图标记来表征。中断聚集模块（Unterbrechungskonzentrierungsmodul）110被采用，以便将各个单独的子模块的中断线XXX2适当地聚束成中断组并且接着转交给外部计算单元。

所有模块都可以由计算单元通过总线接口（通用握手接口（universelle Handshaking-Schnittstelle））来配置。通过该总线接口也可以交换数据。针对未被连接到路由单元上的输出模块（即定时器输出模块113），输出以此例如针对周期性流程而被配置。定时器输出模块113提供独立的通道，例如以便在每个输出引脚上生成PWM（脉宽调制（pulse width modulated））信号。附加地，在定时器输出模块113的输出上可以产生脉冲计数器调制过的信号。

与路由器单元101连接的定时器输出模块114基于其与路由器单元101的连接而能够在没有CPU交互的情况下产生复杂的输出信号。通常，输出信号特性由与路由器单元101连接的子模块（譬如DPLL子模块104、多通道定序器模块（Mehrkanal-Sequenzer-Modul）109或参数存储器模块120）而通过到路由器单元101的连接来提供。

多通道定序器模块109是与路由单元101相连接的通用的数据处理模块。该多通道定序器模块109的主要应用之一是计算如下复杂输出序列：所述复杂输出序列可以与时基单元103的时基值有关，并且所述复杂输出序列结合模块114被处理。与路由器单元101连接的定时器输出模块114的每个子模块都包括如下输出通道：所述输出通道可以彼此独立地在不同的可配置的运行模式下工作。

微控制器总线在图1中用附图标记11来标明，不同的引脚（或引脚组）用附图标记12-15来标明。

定时器模块配备有通用总线接口，该通用总线接口可以多方面地与各种SoC总线（Soc=片上系统（System on a chip））相适配。该通用总线接口的适配通常通过桥接模块来实现，该桥接模块将该通用总线接口的信号转换成相应的SoC总线的信号。所述模块的通用总线接口在图1中通过具有结尾“1”和根据模块的前三个数字的四位附图标记来表征。复用设备112使所述通用总线接口复用。在图1中，在所述通用总线接口XXX1与复用设备112之间的连接用附图标记1-8来表示。

图2示出了图1中的监控器模块107的示例性构型210。监控器模块201在此与用于时钟准备的单元201（在图1中为102）通过连接220和221相连接，与多通道定序器202（在图1中为109）通过连接222和223相连接以及与输出比较单元108通过连接224相连接。用于时钟准备的单元102通过连接220与第一活动性检查器211相连接以及通过连接221与第二活动性检查器212相连接。活动性检查器211和212通过连接225和226与监控器模块210的状态寄存器213相连接。多通道定序器202通过连接222和223与监控器模块210的状态寄存器213相连接，而输出比较单元108通过连接224与监控器模块210的状态寄存器213相连接。在此，这些连接根据构型分别对应于多个数据线路。

在监控器单元107中检测定时器模块100的各种信号活动性并且部分确定这些信号活动性。

这样，例如于是对时钟管理单元102的至少一个时钟检查是否存在活动性。时钟信号的活动性在图2的构型中在监控器单元201中被检查。为此，相对应的时钟信号例如通过连接220或连接221被引导到活动性检查器211或212。所述活动性检查器211和212检查，所施加的时钟信号是否是活动的，也就是尤其是是否能够确定任何一个电平变动或确定的电平变动。

在图3中示出了如图2中的活动性检查器211和212之类的活动性检查器的可能结构。在此，通过连接301，信号被给予倒相器（“非”门）311并且被给予延迟单元（或触发器)313。被倒相的信号由倒相器311通过连接302被给予“与”门312。延迟单元313通过连接303接收到系统时钟并且使通过连接301进入的信号延迟，而且将该信号通过连接304同样给予“与”门312。在“与”门312中的 “与”运算（VerUNDung）＃的结果通过连接305被输出。

活动性校验器因此将要检查的信号与用于进行延迟的系统时钟一起存储到存储元件（触发器313）中。接着，如果在存储元件的输出上的这样延迟过的信号的值偏离在存储元件的输入上的值，则所涉及的信号的活动性存在。在此，常常不足以确定所涉及的信号的任何一个活动性曾存在，而是例如取决于确定的边沿曾是活动的。这借助“与”元件而在将这两个信号之一附加地倒相的情况下而被检查。例如如果在存储元件313上进入的信号（连接301）在电平“1”上，但是发出的延迟过的信号（连接304）在电平“0”上，并且如果进入的信号通过倒相器311被倒相到“0”，则在假定“与”运算的结果“０”对应于不活动性报告的情况下确定没有活动性。如果倒相器被布置在元件312与313之间，则所论及的信号组合会得到活动性。因此，通过布置倒相装置可以判定：哪个边沿变动作为信号活动性被记录。活动性检查器的其他更简单的变型方案会是布置EXOR门，如果不取决于边沿变动的类型，则在存储元件313上进入的信号和发出的延迟过的信号被引导到该EXOR门。

活动性检查器211和/或212的输出将状态寄存器213中的位置位，以便例如当该位等于“1”时表明活动性。如还要更详细地阐述的那样，表明活动性的位在状态寄存器中保持被置位，直至CPU使其复位。

除了监控器模块210中的时钟的活动性检查的例子之外，该监控器模块210也已经可以接收针对定时器模块100的信号或单元的确定的活动性信息并且将所述活动性信息存储在状态寄存器213中。对此的例子是在图2中通过连接222从多通道定序器202接收到的并且存储在状态寄存器213中的活动性信号。为了可以检验定时器模块100的输出信号，该输出信号可以通过定时器模块100的输入又被回引，并且例如在多通道定序器202中被检验。当完全执行比较时，即与比较的输出无关地执行时，除了对信号就确定的信号特性（例如信号长度、信号电平、信号周期）方面进行检验之外，多通道定序器202也可以输出信号。由此，隐含地声明，定时器模块的为了执行比较所需的单元和/或信号是活动的。在对输出信号就其持续时间方面进行检查时，例如优选地将时基单元103的时间戳考虑用于确定信号持续时间，该时间戳在输入模块116中被分配给输出信号电平并且通过路由单元101被发送给多通道定序器109或202。输出信号的起始边沿的时间戳值与结束边沿的时间戳值的差接着得到了如下信号长度：所述信号长度可以在多通道定序器202中与预给定的比较值进行比较。但是，与比较的输出无关地，在执行比较时可以输出如下活动性信号，该活动性信号在该例子中暗示了路由单元101、时基单元103和/或时间信号和输入模块116的活动性。针对这种比较的另一例子是通过由多通道定序器202进行阻塞式访问来检验路由单元101的循环持续时间、分配时间戳值和对时间戳值求差。此处，声明“比较成功了”通过活动性信号再度包含了关于例如时基和路由单元101的活动性的信息。

通过多通道定序器202可以执行各种这样的比较方法。对于如比较信号之类的活动性信号会可能的是，对各个VGL信号进行“与”运算，即只有当一组的所有单个比较信号都等于1时，才存在等于1的活动性信号。但是，只有当所有所总结的比较在相同时期中被完成并且各个比较信号为此被暂存时，这才起作用。但是，这会意味着，CPU在肯定的比较之后也会须使被暂存的比较信号复位。因此，更有利的是，针对比较中的每个将自己的信号发送给监控器单元（Monitor Unit）。

利用监控器单元107，所描述的关于在定时器模块100之内的信号和/或单元的活动性状态的信息被提供给外部处理单元（例如外部CPU）。CPU可以在任何时刻在状态寄存器213中读取活动性状态值并且使所述活动性状态值复位。复位例如可以通过将1写到状态寄存器中的涉及的位上来实现。

外部CPU尤其是在由CPU确定的时刻查询监控器单元107（英语：polling）。在每次通过CPU查询之后，监控器单元210中的活动的活动性状态值和/或寄存器条目（尤其是状态寄存器213中的值）可以被复位和/或可以被CPU复位。这相反地也就是说，在两个CPU查询之间的时期中被记录一次的活动性的情况下，状态寄存器213中的状态位保持活动的，即表明活动性，即使该活动性信号以后（也）表明不活动性。只有在通过CPU查询时才使活动性位复位。在监控器单元210中通过CPU对值的两次查询之间的间距可以由该CPU来选择为使得所期望的活动性必须存在于针对所选择的信号的该时期中。也就是说，CPU自身判定，在哪个时期之后，CPU又要查询确定的信号的确定的活动性状态，例如因为该CPU在该时期之内根据针对确定的信号的处于主导的条件在任何情况下或以高概率期望活动性。如果通过该值确认活动性，则CPU可以又使该状态复位并且在另一时期之后重新查询。如果通过该值报告没有活动性，则CPU例如可以采取措施来进一步进行故障处理。CPU在此可以根据当前条件和根据针对不同信号的预给定来设置针对查询的不同时间间距，并且也可以以可变的时间间距查询确定的信号的活动性，因为CPU有如下信息：例如多通道定序器的哪个比较在哪个时期中会必须是活动的。

在此，在定时器模块100中和/或在监控器模块101中不必配置时间，以便使两次查询之间的持续时间与易变的条件相适配。这些值由CPU根据必要性来检查，对于确定的信号活动性也足够的是仅在起动（上电（power-on））时检查一次。这尤其是对于如下值情况如此：这些值不能直接有关键作用。此外，CPU的轮询活动也可以与CPU的工作负荷有关地进行。低频时钟的活动性或极少进行的比较也可以被检查：CPU只须将在两次查询之间的时间窗选择得足够大。

在监控器模块210的特别的扩展方案中，除了活动性信息之外也可以存储故障信息，并且所述故障信息被提供给处理单元。

在多通道定序器202中将输出信号的信号特性与比较值进行已描述的比较时，自然不仅可以在比较成功时实现活动性信号，而且根据比较的平衡（Ausgleich）来生成故障信号。信号特性的比较值在此预给定例如上极限、下极限、所许可的间隔或恰好适合的值。如果这些条件都不被满足，即比较失败，则可以输出故障信号，并且例如如在图2中所示的那样通过连接223将故障信号写到监控器单元210的状态寄存器213中，和/或在那里注明为活动的位。同样的情况适用于在相对应的比较中在路由单元101的循环时间有错误、特别是过长的情况下的故障输出。在执行已描述的比较时，也可以设置如下比较：所述比较仅针对活动性的确定而被设计，而不针对路由单元101的循环持续时间或输出信号的检验而被设计。例如两个相继获得的时间戳之间的差于是可以被检验是否其大于零。如果情况并非如此，则明显涉及时基失效，即涉及时基不活动。这又会通过比较的故障输出来表明。

在多个比较的情况下，在此可以出现完全一样多的故障信号。可替换地，也可以仅将状态寄存器213中的故障状态条目用作用于多个比较的信息。当至少一个比较已报告有故障时（例如通过例如由“或”门对不同比较的故障输出进行“或”运算），该故障状态条目接着变为活动的。在CPU通过故障状态条目已确定有故障时，CPU可以在涉及的单元（例如多通道定序器202）中查看由何种比较致使（ausloesen）该故障并且相对应地作出反应。

由CPU可以通过组合故障信号信息和比较活动性信号信息来获得附加信息。只要故障信号不是活动的并且比较的相对应的比较活动性信号但是表明比较完成，就由此给出如下安全性：不存在与所要求的特性的偏离，即所表明的无缺陷并不基于甚至未曾执行比较，因为为此所需的信号或单元曾是不活动的。

在图4中示出了用于在定时器模块中检查活动性的方法。在第一步401，在监控器模块中产生活动性信号（活动的或钝化的（passiv）），或从外部获得该活动性信号。活动性在此可以涉及信号（例如定时器模块的确定的子单元的所期望的输出信号或时钟信号）、整个单元（例如路由单元101）或定时器的子单元的过程（例如逻辑模块109的确定的比较过程的活动性）。在第二步402，如果是活动的，即如果该活动性信号表明活动性，则该活动性信号作为活动性状态被记入状态寄存器中，在该状态寄存器中该活动性信号保持不变，直至从外部使该活动性信号复位。在第三步403，在由CPU确定的时刻或在由CPU确定的时间区间之后由CPU查询活动性状态，并且在第四步404，如果是活动的，则使该活动性状态复位。