形成绝缘体上Ⅲ/Ⅴ族上锗结构的方法

摘要

一种形成绝缘体上III/V族上锗结构的方法。本发明涉及形成绝缘体上半导体结构(10)的方法，所述绝缘体上半导体结构(10)包括III/V族材料的半导体层(3)，其特征在于，该方法包括以下步骤：(a)在施主基板(1)上生长松弛锗层(2)；(b)在锗层(2)上生长至少一个III/V族材料层(3)；(c)在松弛锗层(2)中形成解理面(6)；(d)将施主基板(1)的解理部分转移到支撑基板(4)，该解理部分是施主基板(1)在解理面(6)处解理的、包括至少一个III/V族材料层(3)的部分。本发明还涉及绝缘体上III/V族上锗结构、NFET晶体管、制造NFET晶体管的方法、PFET晶体管和制造PFET晶体管的方法。

说明书

技术领域

本发明涉及实现高迁移率沟道晶体管的形成的绝缘体上半导体(SeOI)结构的领 域。更具体地说，本发明涉及制造这样的结构的改进方法。

背景技术

在过去四十年中，微电子技术能够缩小其基本元件(即，晶体管)的尺寸并因而 增加电路中的晶体管的密度，以及提高每个晶体管的性能。已发现该增加遵循非常熟 知的称为“摩尔定律”的指数曲线。对于该曲线的第一部分，性能增加直接得自晶体管 的尺寸的减小，但在最近的十年，高性能的基于硅的CMOS(“互补金属氧化物半导 体”)技术已经严重依赖于晶体管级别的材料创新以维持每一代的性能趋势。

材料创新的一个方面是增加硅晶体中的应力以提高载流子迁移率并因而达到高 的电流密度，这直接导致电路的更高性能。对于最近的几代，这方面已经到达其极限， 因此现在难以设想继续施加更多应力或者即使施加更多应力迁移率增加也已经饱和。 然而，仍然存在通过载流子迁移率增益获得更多性能的需要。

场效应型晶体管依赖于电场来控制半导体材料中的一种类型的电荷载流子的沟 道的形状以及因此控制其传导率。期望新的高迁移率材料代替这样的晶体管的沟道中 的硅。对于NFET(“N型场效应晶体管”)研究最多的高迁移率材料是III/V族材料， 并且具体地说是GaAs和InGaAs。对于PFET(“P型场效应晶体管”)通常预期纯Ge 或SiGe合金。

然而，制造包括这样的新材料的结构，特别是绝缘体上半导体(SeOI)结构仍然 存在问题。

SeOI结构包括埋入的绝缘层上的一个或多个半导体材料的薄层，其覆盖一般由 硅制成的支撑基板。但是，一边上的硅和在另一边上的GaAs或InGaAs是具有不能 容易匹配的非常不同的晶格参数的晶体材料。因此在硅基板上生长的InGaAs的层呈 现极大地降低性能的晶体缺陷、错配和位错，除非从硅基板上生长很厚的缓冲层以缓 和晶格参数的大的差异，这是耗时并且昂贵的。

存在更兼容的支撑基板，例如由GaAs或InP制成的支撑基板，但是这样的替代 基板是昂贵的，并具有受限的直径(相比于300毫米的硅晶圆，InP晶圆能达到150 毫米)。

所有这些方案不适于高产率的微电子制造。

而且，从硅到高迁移率材料转换表示具有用于N和P-FET的两种不同的SeOI 结构，而硅能实现二者。

最后，形成具有注入的源极和漏极的传统III/V族晶体管存在另一主要的障碍。 确切地说，晶体管需要三个电极，其中的两个是与FET中的半导体材料的连接点(在 源极和漏极处)。但是，由于不可能修复的掺杂注入缺陷，与III/V族材料的金属接触 呈现高电阻，这也降低了性能。

出于所有这些原因，随着时间推移，硅仍是优选的材料。

因此，需要形成实现具有低接入电阻源极和漏极接触的III/V族高迁移率沟道晶 体管的高产率制造的SeOI结构的方法。

发明内容

出于这些目的，本发明提供一种形成包括III/V族材料的半导体层的绝缘体上半 导体结构的方法，其特征在于，该方法包括以下步骤：

(a)在施主基板上生长松弛锗层；

(b)在锗层上生长至少一个III/V族材料层；

(c)在松弛锗层中形成解理面；

(d)将施主基板的解理部分转移到支撑基板，解理部分是施主基板在解理面处 解理的、包括所述至少一个III/V族材料层的部分。

由于该结构由硅支撑基板实现，因此能够制造产业级的300毫米晶圆。高产量、 低成本生产是可能的。

此外，Ge层能够用于形成低电阻接触，因为已知Ge-III/V族异质结是非肖特基 类型(在结处没有出现势垒)。源极和漏极然后被注入Ge层中。

本发明的优选的非限制特征如下：

·III/V族材料是InGaAs；

·施主基板由硅制成；

·生长松弛锗层的步骤(a)包括：在施主基板上生长晶格适应的锗化硅缓冲层 的前子步骤(a1)，松弛锗层生长在锗化硅缓冲层上；

·在松弛锗层中形成解理面的步骤(c)包括：在至少一个III/V族材料层上和/ 或在支撑基板上形成绝缘层的前子步骤(c1)；

·形成绝缘层的步骤(c1)包括对支撑基板进行热氧化；

·形成绝缘层的步骤(c1)包括在至少一个III/V族材料层上沉积氧化物层；

·在锗层上生长至少一个III/V族材料层的步骤(b)包括：在至少一个III/V族材 料层上形成薄硅层的后子步骤(b1)；

·支撑基板是包括绝缘层的绝缘体上硅结构。

在第二方面中，本发明提供一种绝缘体上III/V族上Ge(Ge on III/V-On-Insulator) 结构，该结构包括支撑基板、绝缘层、在绝缘层上的至少一个III/V族材料层、在至 少一个III/V族材料层上的锗层。

此外，根据本发明形成的绝缘体上III/V族上Ge结构实现NFET和PFET晶体管 的制造。

在第三方面中，本发明提供一种以根据本发明第二方面的绝缘体上III/V族上Ge 结构形成的NFET晶体管，该NFET晶体管包括：

在锗层中向下直到III/V族材料层的腔室中的栅极，栅极通过高K介电材料与锗 层以及III/V族层绝缘；

在腔室的第一侧的锗层中的源极区域；和

在腔室的另一侧的锗层中的漏极区域。

在第四方面中，本发明提供一种制造根据本发明的第三方面的NFET晶体管的方 法，该方法包括以下步骤：

-形成根据本发明的第二方面的绝缘体上III/V族上Ge结构；

-形成在锗层中向下直到III/V族材料层的腔室；

-在腔室中沉积高K介电材料和栅极，栅极通过高K介电材料与锗层以及III/V族 层绝缘；

-在腔室的每一侧的锗层中注入源极区域和漏极区域。

在第五方面中，本发明提供一种以根据本发明的第二方面的绝缘体上III/V族上 Ge结构形成的PFET晶体管，该PFET晶体管包括：

锗层上的岛，该岛包括通过高K介电材料与锗层绝缘的栅极；

在岛的第一侧的锗层中的源极区域；和

在岛的另一侧的锗层中的漏极区域。

在第六方面中，本发明提供一种制造根据本发明的第五方面的PFET晶体管的方 法，该方法包括以下步骤：

-形成根据本发明的第二方面的绝缘体上III/V族上Ge结构；

-通过沉积高K介电材料和栅极在锗层上形成岛，栅极通过高K介电材料与锗层 绝缘；

-在岛的每一侧的锗层中注入源极区域和漏极区域。

本发明的优选的非限制特征如下：

·根据本发明的第一方面形成绝缘体上III/V族上Ge结构，该方法包括以下步 骤：在形成岛的步骤之前，在缓冲层中向下直到锗层形成腔室，栅极通过高K介电 材料与缓冲层绝缘；

·在形成岛的步骤之前，锗层部分地凹陷。

附图说明

根据结合附图阅读的本发明的示例性实施方式的以下详细描述，本发明的上述和 其它目的、特征和优点将变得明显，在附图中：

图1表示根据本发明的第一方面的方法的实施方式的步骤；

图2表示根据本发明的第一方面的方法的另一实施方式的步骤；

图3是通过根据本发明的第二方面的方法的实施方式制造的NFET晶体管的截面 图；

图4是通过根据本发明的第三方面的方法的实施方式制造的PFET晶体管的实施 方式的截面图。

具体实施方式

Si/Ge施主上的III/V族层

现在参照附图描述根据本发明的可能的实施方式的方法。

本发明提出在有利地由硅制成的施主基板1和至少一个III/V族材料层3之间插 入松弛锗层2，III/V族材料例如是InP、AsGa、InAs并且因为其电荷载流子高迁移 率而有利地为InAsGa。确切地说，Ge和III/V族材料足够靠近以允许在没有晶格调节 问题的情况下在松弛Ge层的顶部上生长III/V族材料层。而且，在裸露的硅施主基板 的顶部上生长松弛Ge层的方法是本领域技术人员所公知的。

如果层的晶体材料具有基本上与标称的晶格参数相同的晶格参数，则该层是“松 弛的”，其中材料的晶格参数处于均衡形式中而没有对其施加的应力。相反，如果层 的晶体材料处于拉伸或者压缩中而弹性地受压中，则层是“应变的”。例如，应变层能 够通过一种材料在第二材料上的外延生长而获得，其中这两种材料具有不同的晶格参 数。

由于Ge和硅具有不同的晶格参数，因此在硅基板的顶部上生长松弛Ge层的第 一种方法是生长晶格适应层，该层由在其基部处应变的锗(该薄Ge层将具有与硅相 同的面内晶格参数，因此由于晶格参数之间的4％错配导致高应变)制成并在该层变 厚的同时逐渐松弛。根据足够的厚度，锗的生长完全是松弛的。该技术通常需要至少 2μm厚的Ge层。

另选的是，使用晶格适应的锗化硅缓冲层7。该缓冲层7在生长松弛锗层之前在 硅施主基板1上生长，并由松弛SiGe制成，在缓冲层7变厚的同时锗的比例增加。 因而，在缓冲层7与硅施主基板1之间的界面处，缓冲层7实质上由硅制成，并在 缓冲层7与松弛锗层2的界面处，缓冲层7包括足够比例的锗以在没有晶格适应的情 况下实现纯粹松弛锗的生长。该技术通常需要2到5微米厚的缓冲层7。

另选的是，整个施主基板可以由SiGe制成，并用作晶格适应层。松弛锗能够直 接在SiGe基板上生长。

SeOI结构的形成

由图1表示根据本发明的用于形成包括III/V族材料的半导体层3的绝缘体上半 导体结构10的方法的实施方式的步骤。

如前面解释的，在施主基板1上生长松弛锗层2。接着，在锗层2上生长至少一 个III/V族材料层3(有利地为InAsGa层)。

同样制备支撑基板4，所述支撑基板4有利地由硅制成，或由通常用于基板的任 何其他材料制成。支撑基板4可以是标准的绝缘体上硅基板，其包括在薄硅层8下面 的绝缘层5。

如果支撑基板4不是绝缘体上硅结构，换言之，如果支撑基板4不包括绝缘层5， 则绝缘层5有利地形成在至少一个III/V族材料层3上和/或形成在支撑基板4上。在 由图1表示的实施方式中，通过支撑基板4的热氧化形成绝缘层。例如，如果支撑基 板4由硅制成，则形成二氧化硅绝缘层。另选的是，绝缘层5能够沉积在例如III/V 族材料层3上。氧化物也是优选的。有利地，在两个表面上形成或沉积氧化物层。确 切地说，氧化物/氧化物键合被已知为具有良好的质量。另选的是，也可以在形成至 少一个绝缘层5之前在III/V族材料层3上形成薄的硅层8，因而，当施主和支撑基板 1和4结合时，重构绝缘体上硅下层结构。该实施方式由图2表示。

接着在松弛锗层2上形成解理面6。可以注意的是，该步骤能够在形成绝缘层5 的步骤之前执行，或者甚至如果绝缘层5仅形成在支撑基板4上，则同时执行。为此， 松弛锗层3被例如根据Smart-Cut^TM技术注入有例如氢的离子。注入导致产生作为埋 入的弱化区域的解理面6。此外，施主基板1与支撑基板4结合，并接着通过在与注 入的物质的渗透深度相对应的深度(解理面6)处，即在锗层6中解理源基板1而使 得施主基板1与支撑基板4分离。有利地，如果锗层已经在锗化硅缓冲层7上生长， 则解理面能够形成在该子层7上。

以该方式，获得SeOI结构10(并且更精确地为绝缘体上III/V族上的Ge结构)， 其包含施主基板1的解理部分和支撑基板4，施主基板1的解理部分包括锗层2的残 留和所述至少一个III/V族材料层3(或者如果可用的话，为锗化物缓冲层7的残留和 锗层2)。还产生了作为先前的源基板1的一部分的剩余分层基板1′，该部分上部可 能覆有锗层2的残留(或者如果可用的话，为锗化物缓冲层7的残留)。

关于结合，可以具有活性或不具有活性(特别在氧化物/氧化物接触的情况下)， 但优选的选项是CMP(化学机械抛光)活性结合。

绝缘体上III/V族上的Ge结构

根据本发明的第二方面，提供一种绝缘体上III/V族上Ge结构，该结构是利用如 前面描述的形成SeOI结构10的方法而形成的。

绝缘体上III/V族上Ge结构10包括支撑基板4、绝缘层5、在绝缘层5上的至少 一个III/V族材料层3、在至少一个III/V族材料层3上的锗层2。

以特别有利的方式，结构10最终从底到顶包括：

-硅基板4；

-氧化硅绝缘层5；

-可选的薄硅层8；

-InAsGa层3；

-松弛Ge层2；

-残留的锗化物缓冲层7。

NFET晶体管

根据本发明的第三和第四方面，分别提供由如前面描述的绝缘体上III/V族上Ge 结构10制造的NFET晶体管20a和用于制造这样的NFET晶体管20a的方法。

这样的高性能NFET晶体管20a由图3表示。如已经描述的，场效应型晶体管依 赖于电场来控制半导体材料中的一种类型的电荷载流子的沟道的形状，并且因此控制 其传导率。在N型(负)中，电荷载流子是电子。因此，半导体是P掺杂(或如果 在完全耗尽条件下操作，则是未掺杂的)，并且当激活时，N沟道形成并且电流能够 循环。

为了制造这样的NFET晶体管20a，在第一步骤中形成绝缘体上III/V族上Ge结 构10。接着，在锗层2中向下直到III/V族材料层3形成腔室21。通过该腔室21，锗 层2分离为两个部分，该两个部分仅由通常对于完全耗尽操作模式是未掺杂的InAsGa 层3链接。接着首先沉积高K介电材料层22。术语高K介电指(与二氧化硅相比) 具有高介电常数K的材料：必须避免由于隧道效应导致的泄漏电流，这导致特定绝 缘材料的使用。接着沉积栅极23，并且用高K介电材料22覆盖。栅极23有利地由 金属制成，并通过高K介电材料22与其他层绝缘。

最后，通过在由腔室22分离的锗层2的两个部分中进行注入来形成源极区域24 和漏极区域25。确切地说，如已经说明的，Ge层用于形成低电阻接触，因为已知 Ge-III/V族异质结属于非肖特基类型。NFET晶体管现在是可操作的。通过施加足够 的正栅-源电压(称为FET的阈值电压)，出现导电沟道：足够的电子必须被吸引在栅 极附近以相对于添加到层3的掺杂离子逆向移动，这首先形成称为耗尽区域的无移动 载流子的区域。栅源电压进一步增加将朝向栅极吸引甚至更多的电子，这能够产生多 余负电荷的出现，该过程称为反转。

PFET晶体管

根据本发明的第五和第六方面，分别提供由如前面描述的绝缘体上III/V族上Ge 结构10制造的PFET晶体管20b和用于制造这样的PFET晶体管20b的方法。

这样的高性能PFET晶体管20b由图4表示。在P型(正)中，电荷载流子是空 穴。因此，半导体是N掺杂(或如果在完全耗尽条件下操作，则是未掺杂的)，并且 当激活时，P沟道形成并且电流能够循环。这是相对于NFET晶体管相反进行的。

为了制造这样的PFET晶体管20b，在第一步骤中形成绝缘体上III/V族上Ge结 构10。接着，在锗层2中形成岛26：首先沉积高K介电材料层22。接着沉积栅极 23。这优选地是金属栅极。确切地说，对于空穴，该高迁移率层是锗层2，因此锗层 2没有分离为两个部分。有利地，但在形成岛之前，锗层2部分地凹陷。因而，较薄 的锗沟道将更容易打开。如果存在锗化物层7，则在该层中向下直到锗层2形成腔室， 以便于在锗层2上直接形成岛。栅极23有利地由金属制成，并通过高K介电材料22 与其他层绝缘。

最后，通过在岛26的每一侧上的锗层2的两个部分中进行注入形成源极区域24 和漏极区域25。PFET晶体管现在是可操作的。与NFET类似地，通过施加足够的正 栅源电压，出现导电沟道：足够的空穴必须从InAsGa层3吸引到锗层2，以相对于 添加的掺杂离子逆向移动。