在集成电路的制造中形成多个导电线的方法,形成导电线阵列的方法以及集成电路

摘要

一种在集成电路的制造中形成一对导电线的方法包括将沟槽形成到接纳于衬底上方的镶嵌材料中。将导电材料沉积于所述镶嵌材料上方且沉积到所述沟槽内以过度填充所述沟槽。将所述导电材料向后移除至少到达所述镶嵌材料以使所述导电材料中的至少一些材料保留在所述沟槽中。进行纵向穿过所述沟槽内的所述导电材料的蚀刻以在所述沟槽内形成第一导电线及第二导电线，所述第一导电线及第二导电线沿所述第一导电线及第二导电线的至少大部分长度在横向截面上彼此互为镜像。涵盖其它实施方案。

说明书

技术领域

本文中所揭示的实施例涉及在集成电路的制造中形成多个导电线的方法、涉及形成 导电线阵列的方法且涉及独立于制造方法的集成电路。

背景技术

集成电路通常形成于例如硅晶片或其它半导电材料的半导体衬底上。通常，利用半 导电、导电或绝缘的各种材料层来形成所述集成电路。通过举例的方式，使用各种工艺 对所述各种材料进行掺杂、离子植入、沉积、蚀刻、生长等。半导体处理中的持续目标 是继续努力减小个别电子组件的大小，借此实现更小且更密集的集成电路。

一种用于图案化及处理半导体衬底的技术是光学光刻。此技术包括通常称作光致抗 蚀剂的可图案化掩蔽层的沉积。此类材料可经处理以修改其在某些溶剂中的溶解度，且 借此可易于用于在衬底上形成图案。举例来说，可经由例如掩模或光罩的辐射图案化工 具中的开口使光致抗蚀剂层的部分暴露于光化能，以与处于沉积后状态中的溶解度相比 改变所暴露区对未暴露区的溶剂溶解度。此后，端视光致抗蚀剂的类型，可移除所暴露 区或未暴露区，借此在衬底上留下所述光致抗蚀剂的掩蔽图案。举例来说，可通过蚀刻 或离子植入来处理下伏衬底的紧邻被掩蔽部分的邻近区域，以实现对邻近所述掩蔽材料 的衬底的所要处理。在某些情况下，利用多个不同光致抗蚀剂层及/或光致抗蚀剂与非辐 射敏感掩蔽材料的组合。

特征大小的不断减小对用于形成所述特征的技术提出越来越高的要求。举例来说， 通常使用光学光刻来形成图案化特征，例如导电线。可使用通常称作“间距”的概念来 描述所述特征连同紧邻其的空间的大小。间距可定义为在直线截面中重复图案的两个相 邻特征中的相同点之间的距离，借此包括所述特征及到下一紧邻特征的空间的最大宽 度。然而，由于例如光学及光或辐射波长等因素，光学光刻技术往往具有最小间距，低 于此最小间距，特定光学光刻技术便不可可靠地形成特征。因此，光学光刻技术的最小 间距是使用光学光刻实现特征大小不断减小的障碍。

间距加倍或间距倍增是一种用于使光学光刻技术的能力延伸超出其最小间距的建 议方法。此方法通常通过沉积具有小于最小可能的光学光刻特征大小的横向厚度的横向 厚度的间隔件形成层来形成比最小光学光刻分辨率窄的特征。所述间隔件形成层通常经 各向异性地蚀刻以形成次光刻特征，且然后从衬底蚀刻以最小光学光刻特征大小形成的 所述特征。使用其中间距实际上减半的此技术，此间距减小照惯例称作间距“加倍”。 更通常，“间距倍增”囊括使间距增加两倍或两倍以上，且还囊括将间距增加非整数的 分数值。因此，照惯例，使间距“倍增”某一因数实际上涉及使间距减小所述因数。

导电线可在集成电路中用作电互连件且在存储器电路中用作位线。金属(不管是金 属元素、不同金属元素的合金还是导电金属化合物)由于其高导电率而是主要的互连材 料。一种形成导电线的方式使用称作镶嵌处理的方式。在此方式中，在其上方待形成导 电线的衬底上方形成适合的模制材料。将沟槽蚀刻到所述模制材料中呈正形成的导电线 的所要形状及定向。所述沟槽至少部分地填充有导电材料以在所述沟槽中形成导电线。

在导电线的镶嵌形成中难以填充极窄的沟槽，特别是由于电阻率需要而使用间距倍 增技术使此类线的宽度降到20纳米及以下时。沟槽填充材料的有效电阻率以这些尺寸 增加。另外，由于所述沟槽内的所述导电材料不完全跨越沟槽宽度而横跨，因此在所述 材料内可形成空隙。空隙固有地减小所述线中导电材料的体积。此在至少60纳米的沟 槽/线宽度时还未特别成问题。

尽管本发明旨在解决上文所识别的问题，但本发明决不限于此。

发明内容

附图说明

图1是在根据本发明实施例的工艺中的衬底的图解性俯视平面图。

图2是经过图1中的线2-2截取的截面图。

图3是继图1及图2所展示步骤之后的处理步骤处的图2衬底的视图。

图4是继图3所展示步骤之后的处理步骤处的图1衬底的俯视平面图。

图5是经由图4中的线5-5截取的截面图。

图6是继图4及图5所展示步骤之后的处理步骤处的图5衬底的视图。

图7是继图6所展示步骤之后的处理步骤处的图4衬底的俯视平面图。

图8是经由图7中的线8-8截取的截面图。

图9是继图7及图8所展示步骤之后的处理步骤处的图8衬底的视图。

图10是继图9所展示步骤之后的处理步骤处的图9衬底的视图。

图11是继图10所展示步骤之后的处理步骤处的图7衬底的俯视平面图。

图12是经由图11中的线12-12截取的截面图。

图13是继图11及图12所展示步骤之后的处理步骤处的图11衬底的俯视平面图。

图14是经由图13中的线14-14截取的截面图。

图15是继图13及图14所展示步骤之后的处理步骤处的图14衬底的视图。

图16是继图15所展示步骤之后的处理步骤处的图13衬底的俯视平面图。

图17是继图16所展示步骤之后的处理步骤处的图16衬底的视图。

图18是在根据本发明实施例的工艺中的衬底的图解性截面图。

图19是继图18所展示步骤之后的处理步骤处的图18衬底的视图。

图20是继图19所展示步骤之后的处理步骤处的图19衬底的俯视平面图。

图21是穿过图20中的线21-21截取的截面图。

图22是继图20及图21所展示步骤之后的处理步骤处的图20衬底的俯视平面图。

图23是经由图22中的线23-23截取的截面图。

图24是继图22及图23所展示步骤之后的处理步骤处的图22衬底的俯视平面图。

图25是经由图24中的线25-25截取的截面图。

图26是继图24及图25所展示步骤之后的处理步骤处的图24衬底的俯视平面图。

具体实施方式

参考图1到图17描述在集成电路的制造中形成多个导电线的实例性实施例方法。 参考图1及图2，用参考编号10来大体指示衬底片段，举例来说，半导体衬底。在此文 件的上下文中，术语“半导体衬底”或“半导电衬底”经定义以意指包含半导电材料及 半导电材料层(单独或以包含其它材料的组合件形式)的任一构造，所述半导电材料包 括但不限于例如半导电晶片(单独或以其上包含其它材料的组合件形式)的块体半导电 材料。术语“衬底”是指包括但不限于上文所描述的半导电衬底的任一支撑结构。

衬底10包括块体半导体衬底12，举例来说，单晶硅。沟槽隔离件16(即，二氧化 硅及氮化硅中的一者或两者)已形成于块体衬底12内以界定材料12的作用区域14的 线、行或列。可替代性地或另外采用绝缘体上半导体处理，且不管是现有的还是将要开 发的。作用区域14的线可在宽度上相等或不同，且无论如何可与作用区域的直接邻近 线相等地间隔开。已相对于作用区域14的纵向定向正交地形成实例性晶体管栅极构造 17。此实例性晶体管栅极构造可包含场效应晶体管栅极构造且(举例来说)在具有浮动 栅极区的可编程可擦除晶体管栅极的制造中可能或可能不包括电荷存储区。

参考图3，已在下伏衬底材料上方形成绝缘材料18。此绝缘材料可以是同质或非同 质，其中经掺杂或未经掺杂的二氧化硅及氮化硅是实例。

参考图4及图5，接触开口阵列已穿过绝缘层18形成到作用区域14的区。已用导 电材料20填充此类接触开口。通过举例的方式，可通过光学光刻及各向异性蚀刻形成 此类接触开口，随后进行沉积导电材料20，且随后进行向后平面化导电材料20至少到 达绝缘材料18的最外部表面。导电材料20可以是同质或非同质，其中以导电方式掺杂 的多晶硅、金属元素、金属元素的合金及导电金属化合物是实例。具有或不具有一个或 一个以上导电势垒层的钨元素是实例。图4及图5仅展示一个实例性衬底，根据本发明 的实例性实施例可在所述衬底上方制造多个导电线。可使用任一其它衬底，不管是现有 的还是将要开发的。

参考图6，已将镶嵌材料沉积为衬底10的部分。在此文件的上下文中，“镶嵌材料” 是用于以类镶嵌方式制作导电互连线的任一材料，不管是现有的还是将要开发的。此方 式囊括以所要电路导电互连线的形状部分地或完全地穿过所述镶嵌材料形成沟槽。随后 使导电材料沉积到所述线沟槽中，随后进行过量的导电材料及所述镶嵌材料中的一些或 全部材料的可选移除。可替代性地或另外发生在所述镶嵌材料的表面上所接纳的导电材 料的减性图案化。

镶嵌材料24可以是绝缘、半导电或导电中的任一者，包括其任何组合形式。用于 镶嵌材料24的实例性绝缘组合物包括二氧化硅及氮化硅，且不管其是经掺杂的还是未 经掺杂的。实例性半导电材料包括以半导电方式掺杂的单晶硅及多晶硅。实例性导电材 料包括以导电方式掺杂的半导电材料、导电金属元素、导电金属化合物及导电金属元素 的合金。镶嵌材料24可具有任一适合的厚度，其中从100埃到1微米是实例性范围。 此镶嵌材料可能或可能不具有平坦的最外部表面，且此镶嵌材料可能或可能不整体地或 部分地保留为成品集成电路构造的部分。在一个理想实施例中，此镶嵌材料是绝缘的且 大体上保留为成品集成电路构造的部分，如将从持续讨论中显而易见。

参考图7及图8，已在镶嵌材料24中形成至少一个沟槽25。图7及图8展示已形 成的多个沟槽25，其彼此平行地定向且大体上具有共用的总形状。然而，在一些实施例 中，可仅制造单个沟槽，且如果制造一个以上沟槽，那么每一者无需具有共用的形状或 相对于彼此的间隔。可通过任何现有或将要开发的技术形成沟槽25，其中光学光刻及接 续的减性蚀刻是实例。在一个实施例中且如所展示，沟槽25完全延伸穿过镶嵌材料24。

实例性沟槽25可视为具有第一及第二相对沟槽侧壁28及30。第一沟槽侧壁28经 纵向伸长以包含正形成的多个导电线中的一者的第一侧壁的纵向轮廓，如在持续讨论中 将变得显而易见。同样，第二沟槽侧壁30经纵向伸长以包含正形成的多个导电线中的 另一者的第一侧壁的纵向轮廓，同样如在持续讨论中将变得显而易见。

本文中提及“第一”及“第二”是在描述中出于便易及清晰的目的，其中当然可反 转此类提及。举例来说，第一沟槽侧壁28在所述图中展示为左侧壁，而第二侧壁30在 所述图中表示为右侧壁。当然，可反转此类沟槽侧壁。无论如何，此类沟槽侧壁将至少 部分地用于界定不同导电线的纵向轮廓，所述导电线至少在所描绘的图8截面中相对于 彼此间隔开。

可相对于每一沟槽制造两个或两个以上导电线。在一个实施例中，相对于每一沟槽 仅形成两个导电线。无论如何，在一个实施例中，沟槽25可视为在侧壁28与30之间 具有至少约为3W_m的最小宽度32，其中W_m是相对于每一沟槽正形成的导电线的最小 宽度。在此文件的上下文中，对“约”的使用需要加上或减去所陈述尺寸的10％。在一 个实施例中，沟槽最小宽度32等于约3W_m，且在一个实施例中等于3W_m。

可借助或不借助光学光刻来制造形成的集成电路。此外，如果使用光学光刻，那么 W_m可处于用以制造集成电路的最小光学光刻特征大小F，或可小于F。举例来说，现有 或将要开发的间距倍增技术可用于所述特征中的一些或所有特征的制造中。

无论如何，图7及图8展示实例性实施例，其中个别沟槽25上覆于两个作用区域 14及接纳于其之间的介电材料空间上。此外，沟槽25上覆于两个不同导电触点20上到 相应下伏作用区域。可能或可能不以最小特征大小制造作用区域14及其之间的空间的 宽度，且所述宽度可能或可能不相等。无论如何，可使用其它实施例沟槽25。相信，本 发明的实施例具有最大适用性，其中正制造的个别导电线具有20纳米及以下的最小宽 度。此外且无论如何，可在沟槽25的最初制造之后(举例来说)通过蚀刻其相应侧壁 及/或在所述其相应侧壁上方沉积而将其修改。

参考图9，已将导电材料沉积到所述沟槽内以横跨在相应第一侧壁与第二侧壁之间。 此导电材料可以是同质或非同质，且可包含不同组合物层。在图9中，所述导电材料包 含：包含第一组合物的导电衬里34及接纳于导电衬里34上方包含第二组合物的导电填 充材料35。每一材料34及35可以是同质或非同质且可包含不同组合物层。在一个实施 例中，所陈述的第一组合物及第二组合物的一些属性在物理上及/化学上相对于彼此不 同。实例性第一组合物是可促进正形成的导电线粘合到下伏绝缘材料18的钛及氮化钛 中的一者或两者，其中此下伏绝缘材料包含二氧化硅。无论如何，实例性填充材料35 包括铝、钌、钯、钨、铜、钛及金属硅化物。

图9展示已沉积以过度填充沟槽25的导电材料34/35。当然可使用替代性技术，举 例来说，可能或可能不完全填充或过度填充沟槽25的使用电化处理或其它现有或将要 开发的处理在沟槽25内的选择性沉积。无论如何，图10展示将导电材料34/35向后移 除至少到达镶嵌材料24。在每一沟槽内将用导电材料34/35制造多个导电线，其中相对 于在每一沟槽25内制造一对导电线而继续进行讨论。在一个实施例中，导电材料34/35 包含相对于每一沟槽25正形成的一对导电线中的每一者的第一侧壁36。

本文中展现本发明的某些实施例的一种可能优点，其可在相对于现有先前技术挑战 克服在背景技术章节中所识别的问题中的一些问题时实现。特定地说，在现有镶嵌处理 中，由于个别最小导电线宽度已达到20纳米及以下，因此难以完全用导电材料完全填 充此类窄宽度的镶嵌沟槽。在根据所述持续讨论相对于镶嵌沟槽形成多个20纳米或低 于20纳米的线时，无论导电材料的沉积方法如何，导电材料在相隔大于20纳米的沟槽 侧壁之间的完全横跨均可较容易发生。

参考图11及图12，已相对于下伏衬底材料沉积及图案化掩蔽材料40。在使用光刻 时，此掩蔽材料可能或可能不被图案化成处于、高于或低于借以制造集成电路的最小光 刻特征大小。用于材料40的实例包括光致抗蚀剂(包括具有或不具有硬掩蔽材料的多 层抗蚀剂)、非晶碳及透明碳。

参考图13及图14，已在掩蔽材料40的横向侧壁上形成间隔件42。此可通过(举 例来说)在掩蔽材料40上方沉积材料到间隔件42的所要最大宽度的厚度随后进行各向 异性蚀刻此材料来形成。另一选择为，可相对于掩蔽材料40的侧壁大体上选择性地生 长间隔件42。举例来说，在掩蔽材料40包含透明碳时，用于生长间隔件42的实例性等 离子沉积化学品是碳氟化合物、氢氟碳化物、氯氟碳化物、卤碳化合物或氢卤碳化合物。 特定实例包括CHF₃、CH₂F₂、C₂F₆、C₂HF₅及C₃F₈。流速可取决于使用哪一种进给气体 且可由所属领域的技术人员来确定。通常，流速将介于25到200sccm的范围内，但还 可使用此范围之外的流速。作为等离子沉积工具中的特定实例，源(最高)功率可为从 1000到3500瓦特，偏压(最低)功率为从0到400瓦特，室压为从2到5毫托，且气 体流速为从10sccm到50sccm。与在顶部表面上方相比，此将往往在侧壁上方沉积更 大厚度的材料42。

无论如何，图13及图14展示其中已形成掩蔽块45的实例性实施例，且所述掩蔽 块包含材料40及间隔件材料42。开口47接纳于掩蔽块45之间。掩蔽块45中的个别掩 蔽块横跨在两个相应直接邻近沟槽25之间且部分地掩蔽所述两个沟槽。掩蔽块45可以 其它方式制造且可具有其它形状。

参考图15及图16，已纵向穿过第一沟槽侧壁28与第二沟槽侧壁30之间蚀刻导电 材料34/35(图16)。在一个实施例中且如所展示，已穿过掩蔽块45之间的开口47进 行此蚀刻。图15及图16将此蚀刻展示为相对于每一沟槽25形成第一导电线52及第二 导电线56。此蚀刻还在每一沟槽25内形成第一导电线及第二导电线52及56中的每一 者的第二侧壁58的纵向轮廓。在一个实施例中，所述纵向蚀刻已将导电线52及56形 成为彼此互为镜像，举例来说，如图16中所展示。

图15及图16展示其中对导电材料的蚀刻在沟槽25的侧壁之间居中的一个实施例。 此类图还将相应沟槽25内的第一导电线52及第二导电线56展示为沿导电线52及56 的至少大部分长度具有相同的横向截面形状。此外，图15及图16展示其中对导电材料 34/35的蚀刻形成第一导电线52及第二导电线56的实例性实施例，所述第一导电线及 第二导电线沿所述第一导电线及第二导电线的至少大部分长度在横向截面上彼此互为 镜像。在一个实施例中且如所展示，对导电材料34/35的蚀刻形成第一导电线及第二导 电线中的每一者以使第一侧壁36具有层34的第一组合物且还包含层34的第一组合物 的每一线52、56的基底层。此外，对所述导电材料的蚀刻已将接纳于所述第一导电线 及第二导电线中的每一者的基底层34上面的第二侧壁58的所述部分形成为具有材料35 的第二组合物。

图15及图16展示其中导电线52及56具有最小宽度W_m(图16)的实例性实施例。 在一个实施例中，W_m不大于20纳米，举例来说其中由侧壁36及58界定的导电线中的 每一者内的纵向轮廓之间的最小空间不大于20纳米。无论如何，在一些实施例中，可 分别通过蚀刻或添加导电材料来进一步减小或增加第一导电线52及第二导电线56的最 小横向宽度。图15及图16还展示其中对导电材料的蚀刻在沟槽25内相应第一导电线 52与第二导电线56之间形成空间64的实施例。在一个实施例中，空间64的最小宽度 在横向截面上可等于约W_m。另一选择为，空间64的最小宽度可小于或大于W_m。

在一个实施例中，可将第一导电线52及第二导电线56视为包含间距P(图15)， 且其中如所展示沟槽25的最小宽度32(图7及图8)等于约1.5P，且在一个实施例中， 无论沟槽最小宽度32是否为约3W_m。

实例性第一导电线52及第二导电线56可经制造以包含DRAM及/或快闪存储器电 路中的位线。线52、56可另外地或替代性地用于其它电路中，例如逻辑电路。

参考图17，介电材料70已沉积于下伏衬底上方且经沉积以使空间64填充有介电材 料。介电材料70可以是同质的或非同质，且可包含不同组合物层。图17展示其中已沉 积材料70以包含接纳于导电线52/56的实例性镜像对之间的单一空隙72的一个理想实 施例。如所展示，提供空隙72可提供有效降低的介电常数k，且借此减小邻近导电线 52及56之间的寄生电容。在一些实施例中，可形成单一空隙52，且在其它实施例中可 形成多个空隙。无论如何，在沉积介电材料70的动作期间可形成空隙72，但此类空隙 可在此后形成。

举例来说，空隙形成可造成使用正硅酸乙脂(TEOS)及O₂作为沉积前驱物的二氧 化硅材料的等离子增强化学沉积工艺。可通过最大化沉积速率、最大化前驱物流速、使 用单频处理器、最大化温度及减小压力在此沉积中促进空隙形成。可通过故意使沉积工 艺的阶梯覆盖降级来促进空隙。通常，此可通过在其中到达所述结构表面的反应物通量 控制沉积速率的大规模转移受控体制中运行所述工艺来完成。通过从顶部到底部地形成 通量梯度，将实现在开口的顶部上的更快生长且在被夹止时有效形成单一空隙。空隙72 可能或可能不在直接邻近导电线52及56之间横向相等地间隔开。无论如何，图17展 示介电材料70的理想平面化。

在形成线52及56之后且在沉积材料70之前可整体或部分地移除镶嵌材料24。另 一选择为，在形成线52及56之后可不移除任何镶嵌材料。

参考图18到图26相对于衬底片段10a描述另一实施例。在适当时已利用来自第一 所描述实施例的相同编号，其中一些构造差异用后缀“a”或用不同编号指示。在图18 中，展示镶嵌材料24a比第一所描述实施例的镶嵌材料稍厚，其中(举例来说)将相对 于与第一所描述实施例中的沟槽具有约相同厚度的每一沟槽25a形成第一导电线及第二 导电线。因此，沟槽25a展示为包括比在第一所描述实施例中更大体积的材料34a及35a。 出于相对于此实施例的持续讨论的目的，沟槽25a具有横跨镶嵌材料24a的高度E的第 一及第二相对沟槽侧壁28a及30a。

参考图19，导电材料34a/35a已凹入于沟槽25a内。第一沟槽壁82及第二沟槽壁 84形成于凹入的导电材料34a/35a上方，且其中第一沟槽壁82及第二沟槽壁84接纳于 镶嵌材料24a的高度E内。在一个实施例中且如所展示，第一沟槽壁82经形成以包含 第一沟槽侧壁28a的上部部分且第二沟槽壁84经形成以包含第二沟槽侧壁30a的上部 部分。此情况可在相对于镶嵌材料24a选择性地蚀刻导电材料34a/35a时发生以便在导 电材料34a/35a上面发生对侧壁28a及30a的可忽略的蚀刻。另一选择为，如果在对导 电材料34a/35a的蚀刻期间或之后横向蚀刻镶嵌材料24a，那么可横向缩减(未展示)所 述第一沟槽壁及所述第二沟槽壁以便所述沟槽在导电材料34a/35a上面变宽。

参考图20及图21，已抵靠第一沟槽壁82形成第一蚀刻掩模86且已抵靠第二沟槽 壁84形成第二蚀刻掩模88。在一个实施例中，此情况可在图19所描绘的凹入动作之后 通过沉积间隔件形成层到小于填充沟槽25a的剩余体积而形成。此后，所述间隔件形成 层可经各向异性地蚀刻以形成所描绘的第一蚀刻掩模及第二蚀刻掩模以分别包含分别 抵靠第一沟槽壁及第二沟槽壁而接纳的侧壁间隔件。因此，所述间隔件形成层的沉积厚 度可大体上用以确定第一蚀刻掩模及第二蚀刻掩模的横向尺寸。在一个实施例中，此各 向异性蚀刻可在不在所述间隔件形成层上方接纳任何掩模的情况下进行，(举例来说) 以避免添加掩蔽步骤，如在所述第一所描述实施例的图11及图12中通过举例方式所描 绘。另一选择为，可进行光刻掩蔽步骤以形成第一蚀刻掩模及第二蚀刻掩模。无论如何， 可通过举例方式通过从第一沟槽壁82及从第二沟槽壁84横向向内热生长来替代性地形 成第一蚀刻掩模86及第二蚀刻掩模88。

第一蚀刻掩模86及第二蚀刻掩模88可(举例来说)端视形成第一蚀刻掩模及第二 蚀刻掩模的材料中的一些或全部材料是否待保留为成品集成电路构造的部分而由绝缘、 导电及/或半导电材料形成。一个实例包含通过原子层沉积所沉积的氧化物(例如，二氧 化硅)。在一个实施例中，在给定化学工艺中对第一蚀刻掩模及第二蚀刻掩模的材料的 蚀刻速率高于对镶嵌材料24a的蚀刻速率。

图20描绘其中将第一蚀刻掩模及第二蚀刻掩模形成为包含每一沟槽25a内的互连 环的一个实施例。沟槽25a的下部末端将(举例来说)包含描绘于图20中的所述互连 环的镜像，借此使形成第一蚀刻掩模86及第二蚀刻掩模88的材料互连以在每一沟槽25a 内形成环。在所描绘的实例性沟槽25a的变宽端部处可发生对形成第一蚀刻掩模及第二 蚀刻掩模的材料的夹止(未展示)。

参考图22及图23，且使用第一蚀刻掩模86及第二蚀刻掩模88作为掩蔽物，已分 别在第一沟槽侧壁28a与第二沟槽侧壁30a之间纵向地穿过导电材料34a/35a进行了蚀 刻。此蚀刻在每一沟槽25a内形成第一导电线52的第二侧壁58的纵向轮廓且在每一沟 槽25a内形成第二导电线56的第二侧壁58的纵向轮廓。

图22及图23展示其中第一导电线52及第二导电线56在最初形成时包含导电材料 的互连环的实施例，举例来说，在正形成时使用第一蚀刻掩模86及第二蚀刻掩模88的 互连环作为蚀刻掩模。此导电材料环可在至少两个位置处断开以使第一导电线52与第 二导电线56分离成在每一沟槽内不再电互连。参考图24及图25描述如此做的实例性 方式。

在图24及图25中，已将掩蔽材料90沉积为衬底10a的部分，且已在相应沟槽的 端部处或附近穿过所述处形成掩模开口92。对应掩模开口92(未展示)将在相对于每 一相应沟槽25a的相对端处形成。实例性掩蔽材料90是光致抗蚀剂。

参考图26，蚀刻第一蚀刻掩模86及第二蚀刻掩模88的材料的互连部分，随后进行 对导电材料34a/35a的接续蚀刻。随后已移除掩蔽材料90(未展示)。另一选择为，此 掩蔽材料中的一些或全部材料可部分地端视其组合物而保留。所属领域的技术人员可针 对掩模86、88的掩蔽材料随后针对导电材料34a/35a的蚀刻来选择一种或一种以上适合 的蚀刻化学工艺。可使用干式蚀刻及湿式蚀刻中的一者或其组合。在一个实施例中，第 一蚀刻掩模及第二蚀刻掩模中的每一者的至少大部分保留为成品集成电路的部分。举例 来说，(例如)在图26所描绘的实施例中，当第一蚀刻掩模86及第二蚀刻掩模88的 材料是绝缘时，此类第一蚀刻掩模及第二蚀刻掩模可大体上保留。

在一个实施例中，一种在集成电路的制造中形成一对导电线的方法包括将沟槽形成 至接纳于衬底上方的镶嵌材料中。将导电材料沉积于所述镶嵌材料上方且沉积到所述沟 槽内以过度填充所述沟槽。将所述导电材料向后移除至少到达所述镶嵌材料以使所述导 电材料中的至少一些材料保留在所述沟槽中。穿过所述沟槽内的所述导电材料进行纵向 蚀刻以在所述沟槽内形成第一导电线及第二导电线，所述第一导电线及所述第二导电线 沿所述第一导电线及所述第二导电线的至少大部分长度在横向截面上彼此互为镜像。上 文所展示且描述的处理仅是此方法的一些实例。

本发明的一个实施例囊括一种在集成电路的制造中形成导电线阵列的方法。此方法 包括在衬底上方形成多个伸长的导电线。举例来说，可如上文所展示及描述来进行处理。 替代性地仅通过举例的方式，可单独使用减性图案化及蚀刻技术以及使用无论是现有还 是将要开发的其它技术来制造此多个伸长的导电线。还可使用不同技术的组合。

横向地跨越所述阵列在所述导电线之间提供第一及第二介电材料交替区。所述第一 区包含接纳于导电线中的两个直接邻近者之间的固态绝缘材料内的单一空隙。所述第二 区至少部分地由在两个直接邻近导电线之间的固态绝缘材料内不存在任何空隙空间来 表征。仅通过举例的方式，上文所描述的在图17导电线阵列的生产中的处理仅是实例。 此图描绘如由介电材料70与接纳于导电线52及56之间的空隙空间72的组合来表征的 实例性第一区80。导电线52及56可能或可能不彼此互为镜像，且可以其它方式彼此不 同或相同。第一区80与由在接纳于相应导电线对52及56之间的固态绝缘材料17内不 存在任何空隙空间来表征的第二区82交替。无论如何，可在相同或不同时间制造所述 第一区及第二区。上文所描述的实施例展示其中在形成不具有任何空隙空间的第二区82 之后形成具有空隙72的第一区80的方法。无论如何，可如上文所描述或以其它方式另 外进行处理。

本发明的实施例还囊括包含导电线阵列且独立于制造方法的集成电路。在一个实施 例中，此电路及阵列包括接纳于衬底上方的多个伸长的导电线。第一及第二介电材料交 替区横向地跨越所述阵列接纳于导电线之间。所述第一区包含接纳于导电线中的两个直 接邻近者之间的固态绝缘材料内的单一空隙。所述第二区至少部分地由在导电线中的两 个直接邻近者之间的固态绝缘材料内不存在任何空隙空间来表征。此外，仅通过举例的 方式，图17展示具有导电线阵列的此实例性电路。

在一个实施例中，包含导电线阵列的集成电路包括接纳于衬底上方的多个伸长的导 电线。所述导电线至少部分地由重复的直接邻近导电线对来表征，所述重复的直接邻近 导电线对沿所述重复对的至少大部分长度在横向截面上彼此互为镜像。如上文所展示及 描述的导电线52及56仅是彼此互为镜像的紧密邻近导电线的实例。

介电材料横向地跨越所述阵列接纳于所述衬底上方的导电线之间。此介电材料可能 或可能不包含如上文所描述横向地跨越所述阵列接纳于所述导电线之间的具有或不具 有单一空隙的第一及第二交替区。

此外且无论如何，上文所描述及描绘的镜像线52及56由于仅排列于材料34处的 一个侧上而可有利地提供更大的导电率。举例来说，层34可经提供以相对于下伏材料 充当扩散势垒及/或粘合层。在(举例来说)沉积于其上的材料35相对于下伏或周围的 材料缺少扩散势垒及/或粘合性质时，此可以是所要的。在此(类)情况下，所述扩散势 垒/粘合材料可具有比沉积于其上的导电材料低的导电率。提供仅一个侧大体上由较低导 电率材料组成的所描绘镜像线可增加正形成的导电线的总导电率。