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用于高速二进制乘法器的改进的华莱士(W)－树加法器的结构和方法

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摘要

一个用于二进制乘法器的进位存储加法器，具有减少了的全加法器级数。该进位存储加法器对二进制数据列求和，并构成多个1位和2位全加法器，该1位和2位全加法器构成多个互连的改进的W-树加法器，每个W-树加法器用于将来自至少一列的二进制数据位加和，并生成部分和以及部分进位。

法律状态公告日

法律状态信息

法律状态
2014-10-01

未缴年费专利权终止 IPC(主分类):G06F 7/50 授权公告日:20030205 终止日期:20130801 申请日:19940801

专利权的终止
2003-02-05

授权

授权
1996-10-23

实质审查请求的生效

实质审查请求的生效
1996-07-31

公开

公开

1. 用于高速二进制乘法器的改进的华莱士(W)－树加法器的结构和方法 [P] . 中国专利： CN1101017C . 2003.02.05
2. 压缩器电路、华莱士树电路、乘法器电路、芯片和设备 [P] . 中国专利： CN110190843B . 2020.03.10
3. Modified Wallace-Tree adder for high-speed binary multiplier, structure and method [P] . 美国专利： US5504915A . 1996-04-02

机译：用于高速二进制乘法器的改进的华莱士树加法器，结构和方法
4. Modified Wallace Tree adder structure and method for fast binary multipliers [P] . 日本专利： JPH09501526A . 1997-02-10

机译：改进的华莱士树加法器结构和用于快速二进制乘法器的方法
5. MODIFIED WALLACE-TREE ADDER FOR HIGH-SPEED BINARY MULTIPLIER, STRUCTURE AND METHOD [P] . 世界知识产权组织专利： WO9504964A1 . 1995-02-16

机译：高速二元乘法器的改进华莱士树加法器，结构和方法