数字发射机、数字接收机和中射频子系统及信号处理方法

摘要

本发明公开了一种通用数字发射机，解决了现有技术中同一基站不能支持多种业务的问题。该通用数字发射机包括：通用速率转换模块，用于对来自基带中射频接口模块的下行基带信号，进行通用多相插值滤波处理，以实现信号速率的分数倍转换；第一整速率转换模块，用于对经过分数倍转换的信号进行整数速率转换处理；预失真/数字变频等处理模块，用于对经过整数速率转换的信号进行预失真、数字变频处理后输出给数模转换单元DAC。同时，本发明还公开了一种通用数字接收机，和一种中射频子系统及信号处理方法。

说明书

技术领域

本发明涉及通信技术领域，特别是指一种数字发射机、数字接收机和中射频子系统及信号处理方法。

背景技术

在无线通信系统中，基站一般包含时钟、传输、监控、基带、中射频等子系统等。在上行，中射频子系统将来自基带子系统的数字基带信号经过数字和模拟的一系列处理之后变换为射频信号发送到无线空间。在下行，中射频子系统从天线接收射频信号后经过模拟和数字的一系列处理之后变换为数字基带信号传送到基带子系统。

图1为现有技术的中射频子系统的结构示意图。参见图1所示，现有技术的中射频子系统包含基带/中射频接口、数字时钟模块、模拟本振模块、发射单元、接收单元、双工器和天线等部分。其中，发射单元包括数字发射机、反馈接收机、模拟发射机、数模转换(DAC)模块。接收单元包括数字接收机、模数转换(ADC)模块、模拟接收机、模拟自动增益控制(AAGC)模块。

数字时钟模块，用于产生数字发射机、数字接收机无线侧的工作时钟，同时产生ADC模块和DAC模块的工作时钟，也为反馈接收机中的ADC模块提供工作时钟。数字时钟的频率通常需要锁相到上一级频率精度更高的来自基带/中射频接口的接口时钟上，或者通过一定的手段比如调整电压的方式对数字时钟频率进行调整，以保证数字时钟的频率精度。

模拟本振模块，用于为模拟发射机、模拟接收机和反馈接收机提供射频和中频本振，本振信号为均匀的正弦波形式。模拟本振的频率是有一定的要求的，通常需要锁相到上一级频率精度更高的来自基带/中射频接口的接口时钟上，或者通过一定的手段比如调整电压的方式对数字时钟频率进行调整，以保证模拟本振的频率精度。

中射频子系统的工作原理如下：

在下行，基带/中射频接口将来自基带子系统的下行数字基带信号发送给数字发射机。数字发射机将该下行数字基带信号进行整数速率转换、刚性分数速率转换、预失真以及数字变频等处理，并将处理后的信号发送给DAC模块。DAC模块将收到的数字信号转换为模拟信号后输出给模拟发射机。模拟发射机将来自DAC模块的模拟信号进行滤波，然后进行上混频和滤波、放大等处理，输出一定功率的射频信号给双工器。双工器将该射频信号通过天线发送到无线空间。

为提高模拟发射机输出信号的质量，反馈接收机需要检测模拟发射机输出信号，并将检测到的包含非线性失真的情况的反馈信号发送给数字发射机，数字发射机再根据该反馈信号计算出预失真处理系数，之后，数字发射机可以根据预失真处理系数调整下行数字基带信号。

在上行，天线将自身从无线空间所接收的无线射频信号发送给双工器。双工器将该射频信号发送给模拟接收机。模拟接收机将该射频信号进行低噪声放大、下混频、滤波、放大等一系列处理之后，发送给ADC模块。ADC模块将收到的射频信号转换为数字信号后发送给数字接收机。数字接收机模块将来自ADC的数字信号进行数字变频、功率检测等处理，然后进行多次整数速率转换和刚性分数速率转换，最后将得到的上行数字基带信号送给基带/中射频接口。

AAGC模块检测数字接收机输入信号的功率，并根据该输入信号的功率来调整模拟接收机的增益。比如：由于无线空间的衰落导致模拟接收机输入信号功率增大，经过接收通道之后，ADC输出信号如果超过一定门限时，AAGC输出给模拟接收机的模拟信号的电压升高，减小模拟接收机增益，从而使ADC输入降低，因此可以避免整个模拟接收通道过载。同样，当模拟接收机输入变小并超过一定的门限时，会经历一个相反的调整过程，使ADC输入信号不致过低，从而保证一定的信噪比。

图2为现有技术的中射频子系统数字发射机内部框图。

参见图2所示，现有技术中的数字发射机包括：成型滤波/整数速率转换模块、刚性速率转换模块、整数速率转换模块、预失真/数字变频处理模块。

数字发射机的工作原理如下：

成型滤波/整数速率转换模块将收到的来自基带中射频接口模块的下行基带信号进行成型滤波、整数速率转换处理后输出给刚性分数速率转换模块，并且输出的信号速率等于该模块输入信号速率的整数倍。这里，可以采用有限冲激响应(finite impulse response，FIR)的方式来实现成型滤波，即将输入信号序列和滤波器系数做卷积。

刚性分数速率转换模块对收到的信号进行分数速率转换处理，即分数插值功能，并完成两个时钟域的时序匹配。这里，可以使用多相滤波来实现分数插值功能，其插值点的相对位置即插值相位会随着时间周期变化，周期长度以及可能的插值相位数和速率比有关。速率比定义为速率转换的输出速率/速率转换的输入速率。对于相干速率转换，速率比是一个常数，形式上是一个既约分数，为Mor/Mir，Mor和Mir为互素的正整数。对于非相干速率转换，速率比是一个变数。相干的意思是速率转换输入侧时钟和输出侧时钟是锁到同一个参考源上的，非相干的意思是速率转换输入侧时钟和输出侧时钟没有锁到同一个参考源上，比如是各自自由振荡的。两个时钟域的时序匹配一般需要使用FIFO来完成。FIFO除了完成两个时钟域的时序匹配之外，在非匀速传输接口的场合，还要完成非均匀数据到均匀数据的转换。所以，对于匀速传输接口，而且数字发射机和数字接收机只工作在一个时钟域的场合，刚性分数速率转换模块内部不需要FIFO。

刚性分数速率转换模块将处理后的信号输出给整数速率转换模块，整数速率转换模块将收到的信号进行整数速率转换处理，以提升信号速率。整数速率转换包括整数倍插值滤波，或者整数倍抽取滤波。整数倍插值滤波，是指在整数倍插值之后进行滤波；整数抽取滤波，是指滤波之后进行整数倍抽取。

整数速率转换模块将处理后的数字信号发送给预失真/数字上变频等处理模块，进行预失真、数字上变频等处理。在预失真处理中，需要根据来自反馈接收机的反馈信号，提取预失真处理系数，再根据该系数对输入信号进行一定的预失真处理，以补偿后续的模拟发射机，尤其是其中的功率放大器的失真，使模拟发射机的输出成为理想的信号。数字上变频的作用是将速率已经提升的数字基带信号的频率搬移到数字中频上。

图3为现有技术的中射频子系统中的数字接收机内部框图。

参见图3所示，数字接收机包括：数字下变频/功率检测等处理模块、整数速率转换模块、刚性分数速率转换模块、整数速率转换与DAGC等处理模块。

数字接收机的工作原理如下：

数字下变频/功率检测等处理模块收到来自ADC的数字信号后，对该数字信号进行数字下变频和功率检测等处理。其中，功率检测可能是先于数字下变频而进行的，数字下变频/功率检测等处理模块将检测到的接收功率发送给AAGC模块，以形成模拟接收机需要的自动增益控制信号。数字下变频/功率检测等处理模块将处理后的信号输出给整数速率转换模块。

为进一步降低信号速率，整数速率转换模块需要对收到的信号进行整数速率转换，整数速率转换一般是整数倍抽取滤波处理。整数速率转换模块将处理后的信号发送给刚性分数速率转换模块。

数字接收机中的刚性分数速率转换模块的功能和数字发射机中的刚性分数速率转换模块相同，但是，其速率比和数字发射机中的刚性速率转换模块可能不同。刚性分数速率转换模块将处理后的信号输出给整数速率转换与DAGC等处理模块。整数速率转换与DAGC等处理模块为进一步降低信号速率，压缩信号的数字位宽，并将压缩后的信号输出给基带子系统。

在现有技术中，数字发射机和数字接收机中在实现分数速率转换中，使用一种相位数与速率比有关的多相插值滤波技术，所以其可能的插值滤波系数的组数也和速率比有关。由于其实现结构、所需的实现资源与速率比有关，因此，称其为“刚性”分数速率转换。在逻辑资源受限的情况下，只能处理整数或者简单分数的速率比。

具体说明如下：

(1)实现结构和速率比有关

在多相滤波技术中，多相指的是多种相位滤波器，一种相位对应一组滤波器系数。现有技术所使用的多相滤波技术有多种类型的多相实现结构，但是不过不管什么样的多相实现结构，相位数都和速率比有关。所以在同一种类型的多相结构下，一定的速率比也就决定了一定的实现结构。由于实现结构和速率比有关，导致需要的实现资源和速率比有关。

(2)实现资源和速率比有关

假设相位数为Mph，就需要Mph组滤波器系数。如果插值滤波器的抽头数为Ntap，此处Mph和Ntap都为正整数，则总滤波器系数个数为Ntap*Mph个，这都要体现为对应的硬件资源的，即硬件资源的规模随着Ntap*Mph的增大而增加。在相干速率转换中，使用现有技术的时候相位数Mph和Mor相等，所以，Ntap*Mph和Ntap*Mor是相等的。对于有些速率比，Mor很大，导致Ntap*Mor，即Ntap*Mph很大，可能根本就无法实现。比如，单载波多制式发射机中，无线口统一使用GSM的速率规格，如果输入信号为IS95单载波信号，经过成型滤波之后为2倍速，即2.4576Msps(mega samples per second，每秒百万样点数)，要将这个速率变换到GSM系统的速率规格上去，最近的规格是3.25Msps，即12倍速(GSM单载波的1倍速为13/48Msps)，这样得到Mor/Mir＝输出速率/输入速率＝3.25/2.4576＝8125/6144，即Mor＝8125，Mir＝6144，如果插值滤波器抽头数为51个，即Ntap＝51，则总滤波器有效系数个数不会少于Ntap*Mph＝Ntap*Mor＝51*8125＝414375个，需要占用很多逻辑资源。由于需要的实现资源和速率比有关，又导致了如下的问题。

(3)难以平衡时钟的单一性和实现资源这一对矛盾

如果ADC和DAC使用单一频率的工作时钟，多种基带处理速率势必要求数字发射机和数字接收机的资源随速率种类而增加。

目前，由于各种移动制式的带宽不一，基站的基带信号的速率互不相同。比如全球移动通信(GSM)系统中基带1倍速信号速率为13/48Msps，IS95和CDMA2000系统中基带1倍速信号速率为1.2288Msps，宽带码分多址(WCDMA)系统中基带1倍速信号速率为3.84Msps，时分同步码分多址(TD-SCDMA)系统中基带1倍速信号速率为1.28Msps，WiMAX系统中1.25MHz信号带宽系列的基带1倍速信号速率为B*28/25Msps，其中，B为信号带宽，单位为MHz。由于现有数字发射机和数字接收机中的分数速率转换是刚性的，传统的基站只能针对一种基带业务。运营商为了使投资利益最大化，希望同一基站可以支持多种业务。

发明内容

有鉴于此，本发明实施例的目的是提供一种数字发射机、数字接收机和中射频子系统及信号处理方法，用以解决现有技术中同一基站不能支持多种业务的问题。

本发明实施例提供的一种通用数字发射机，包括：

通用速率转换模块，用于对来自基带中射频接口模块的下行基带信号，进行通用多相插值滤波处理，实现信号速率的分数倍转换；

第一整速率转换模块，用于对经过分数倍转换的信号进行整数速率转换处理；

预失真/数字变频等处理模块，用于对经过整数速率转换的信号进行预失真、数字变频处理后输出给数模转换单元DAC。

本发明实施例提供的一种通用数字接收机，包括：

数字下变频/功率检测处理模块，用于将来自DAC的模拟信号进行下变频处理，然后将将经过下变频处理后的信号输出给整数速率转换模块；

整数速率转换模块，用于将收到的经过下变频处理后的信号进行整数速率转换处理；

用于对经过整数速率转换处理的信号进行通用多相插值滤波处理，以实现信号速率的分数倍转换；

整数速率转换/DAGC模块，用于将经过分数插值处理后的信号进行整数速率转换处理以及数字自动增益控制DAGC处理，并输出上行基带信号给基带中射频接口模块。

本发明实施例提供的一种中射频子系统，至少包括数字发射机、DAC模块，

所述数字发射机，用于将来自基带子系统的下行数字基带信号进行整数速率转换，对经过整数速率转换的信号进行通用多相插值滤波处理，实现信号速率的分数速率转换，以及预失真以及数字变频处理后发送给DAC模块。

本发明实施例提供的一种中射频子系统，至少包括数字接收机、模数转换ADC模块，

所述数字接收机，用于接收到的来自ADC模块的数字信号进行数字下变频和功率检测处理、整数速率转换处理，对经过整数速率转换处理后的数据进行通用多相插值滤波处理，实现信号速率的分数速率转换，再将得到的上行数字基带信号送给基带子系统。

本发明实施例提供的一种数字信号的发射处理方法，包括：

用于对来自基带中射频接口模块的下行基带信号，进行通用多相插值滤波处理，实现信号速率的分数倍转换；

对经过分数倍转换的信号进行整数速率转换处理；

对经过整数速率转换的信号进行预失真、数字变频处理后输出给数模转换DAC单元。

本发明实施例提供的一种数字信号的接收处理方法，包括：

将来自DAC的模拟信号进行下变频处理；将收到的经过下变频处理后的信号进行整数速率转换处理；用于对经过整数速率转换处理的信号进行通用多相插值滤波处理，实现信号速率的分数倍转换。

本发明实施例通过使用与速率比无关的实现结构，即所谓的通用速率转换技术，解决了现有技术中同一基站不能支持多种业务的问题。

附图说明

图1为现有技术的中射频子系统的结构示意图；

图2为现有技术中的数字发射机的结构示意图；

图3为现有技术的中射频子系统中的数字接收机内部框图；

图4a为本发明实施例的中射频子系统实施例一的结构示意图；

图4b为本发明实施例的中射频子系统实施例二的结构示意图；

图5a～图5f为本发明实施例的通用数字发射机的实施例的结构示意图；

图6为本发明实施例中的通用速率转换模块的一种实现结构；

图7为图6所示的通用速率转换模块具体实施例一的结构示意图；

图8为图6所示的通用速率转换模块具体实施例二的结构示意图；

图9为本发明实施例中的通用速率转换模块的另一种实现结构；

图10a为查表法的正常插值滤波单元的实施例的结构示意图；

图10b为查表法的镜像插值滤波单元的实施例的结构示意图；

图11a为逐点计算法的正常插值滤波单元的结构示意图；

图11b为逐点计算法的镜像插值滤波单元的结构示意图；

图12a为多项选择法的正常插值滤波单元的结构示意图；

图12b为多项选择法的镜像插值滤波单元的结构示意图；

图13为本发明实施例的一种滤波控制与计算单元的结构示意图；

图14为本发明实施例的另一种滤波控制与计算单元的结构示意图；

图15a～图15f为本发明实施例的通用数字接收机的结构示意图；

图16为本发明实施例的FIFO输出与滤波控制单元的实现结构示意图；

图17为本发明实施例的FIFO输出与滤波控制单元的变例一的实现结构示意图；

图18为本发明实施例的FIFO输入与滤波控制单元的实现结构示意图；

图19为本发明实施例的FIFO输入与滤波控制模块的控制单元的变例一的实现结构示意图；

图20～图22为本发明实施例的自适应FIFO输出与滤波控制模块的三种内部框图；

图23～图25为本发明实施例的自适应FIFO输入与滤波控制模块的三种内部框图；

图26为本发明实施例的正常插值滤波原理图；

图27为本发明实施例的镜像插值滤波原理图。

具体实施方式

参见图4a和图4b所示，本发明实施例的中射频子系统中的数字发射机和数字接收机为通用数字发射机、通用数字接收机。通用数字发射机，用于将来自基带子系统的下行数字基带信号进行整数速率转换，根据预先设置的滤波系数对经过整数速率转换的信号进行分数速率转换，以及预失真以及数字变频处理后发送给DAC模块；通用数字接收机，用于接收到的来自ADC模块的数字信号进行数字下变频和功率检测处理、整数速率转换处理，并根据预先设置的滤波系数对经过整数速率转换处理后的数据进行分数速率转换，再将得到的上行数字基带信号送给基带子系统。

在本发明实施例的中射频子系统可以是开环实现结构，也可以是闭环实现结构。在开环实现结构中，通用数字发射机和通用数字接收机存在一个时钟输入和两个时钟输入两种形式，前者称单时钟域，后者称跨时钟域。对于开环匀速传输通用速率转换，由于不同的基带速率将对应不同的接口速率，而数字时钟频率要求一样，所以不可能采用单时钟，只有跨时钟的情况，即只有开环匀速跨时钟通用速率转换，而没有开环匀速单时钟通用速率转换。在闭环实现结构中，不管是匀速传输接口，还是非匀速传输接口，总是跨两个时钟域工作，没有单时钟域和跨时钟域之分。基带/中射频接口都有匀速和非匀速两种形式，通用数字发射机和通用数字接收机有开环和闭环两种实现结构。而且，通用数字发射机和通用数字接收机可以采用匀速跨时钟，非匀速跨时钟或非匀速单时钟的工作模式，具体可参见表1所示的通用速率转换分类表，可以包括五种情况，分别是(1)开环匀速跨时钟通用速率转换模块；(2)开环非匀速单时钟通用速率转换模块；(3)开环非匀速跨时钟通用速率转换模块；(4)闭环匀速传输通用速率转换模块；(5)闭环非匀速传输通用速率转换模块。

表1

图4a和图4b的差异在于：图4a使用通用数字发射机和通用数字接收机为开环时，开环通用数字发射机和开环通用数字接收机要求数字时钟和接口时钟一定是相干的。图4b中使用通用数字发射机和通用数字接收机为闭环，此时通用数字发射机和通用数字接收机不要求数字时钟和接口时钟相干，即数字时钟和接口时钟之间可以相干，也可以不相干，就是说数字时钟和接口时钟可以各自自由振荡。

图4a所示实施例中，当数字时钟和接口时钟频率不相同时，数字发射机和数字接收机都需要接口时钟和数字时钟两个时钟输入。当数字时钟和接口时钟频率相同的时候，数字发射机和数字接收机的两个输入时钟是完全相干的，而且频率完全相同，所以没有必要跨时钟域工作，数字发射机或数字接收机只要输入一个工作时钟。这时数字时钟模块的作用是对接口时钟进行分路。这里假设数字发射机输入的工作时钟来自数字时钟模块。这就是接口时钟到数字发射机和数字接收机的输入线为虚线的原因。

图4b中数字时钟可以和接口时钟不相干。就是说数字时钟不必利用接口时钟作为参考时钟输入。从图4b可以看到接口时钟没有送到数字时钟模块。不过，如果将数字时钟设计成与接口时钟相干，图4b中的闭环通用数字发射机和闭环通用数字接收机也是可以工作的。

不管是图4a和图4b所示实施例，数字时钟的时钟频率不随基带业务而改变。包括ADC、DAC、数字发射机、数字接收机、反馈接收机工作时钟频率，都不随基带业务而改变。

在这里，“通用”的意思是可以处理几乎任意的速率比，而且是同一套数字时钟，同一套数字逻辑电路，不必重新加载数字逻辑，只要通过软件配置参数，即可将数字发射机和数字接收机配置为处理另一种基带速率。在系统初始化或者切换到每一种新的基带业务速率之后，都需要做一次这样的速率比配置。但是一旦配置好之后，在下一次切换基带业务之前，这些配置是不会改变的。因此，在本发明实施例中，将基于同一套数字逻辑硬件来处理几乎任意的速率比的速率转换称为通用速率转换。按照这个定义，通用速率转换技术是一种实现结构和速率比无关的速率转换技术。

下面参见图5a～5e所示，分别介绍一下本发明实施例中的通用数字发射机。

参见图5a所示，本发明实施例的通用数字发射机包括通用速率转换模块、第一整数速率转换模块以及预失真/数字变频等处理模块。通用速率转换模块，用于对来自基带中射频接口模块的下行基带信号，进行通用多相插值滤波处理，以实现信号速率的分数倍转换；第一整数速率转换模块，用于对通用速率转换模块经过分数倍转换的信号进行整数速率转换处理；预失真/数字变频等处理模块，用于对经过整数速率转换的信号进行预失真、数字变频处理后输出给DAC。

该通用数字发射机还可以进一步包括：第二整数速率转换模块，用于对所述来自基带中射频接口模块的下行基带信号的速率进行整数倍转换后，输出给通用速率转换模块。

所述数字发射机还可以进一步包括：成型滤波模块，用于将所述来自基带中射频接口模块的下行基带信号进行成型滤波后，输出给第二整数速率转换模块。

其中，第二整数速率转换模块和成型滤波模块可以根据实际需要组成一个模块，即成型滤波/整数速率转换模块，用于对来自基带中射频接口模块的下行基带信号的速率进行整数倍转换后，输出给通用速率转换模块，还可以将收到的来自基带中射频接口模块的下行基带信号先进行成型滤波处理后，再进行整数倍转换后输出给通用速率转换模块。

根据表1所示的分类情况，下面分别针对五种通用速率转换模块分别说明对应的本发明实施例中的五种通用数字发射机。并且，以下实施例中，将上面描述的第二整数速率转换模块和成型滤波模块一起称为成型滤波/整数速率转换模块。

参见图5b所示，本发明实施例的开环匀速跨时钟数字发射机包括：成型滤波/整数速率转换模块、开环匀速跨时钟通用速率转换模块、第一整数速率转换模块以及预失真/数字变频等处理模块。其中，成型滤波/整数速率转换模块的工作时钟为接口时钟，并在输入的同步信号的控制下，将来自基带中射频接口模块的下行基带信号进行成型滤波，并对经过成型滤波后的信道进行整数倍转换后，输出给通用速率转换模块；开环匀速跨时钟通用速率转换模块的工作时钟为接口时钟和数字时钟，其中输入时钟为接口时钟，输出时钟为数字时钟，该模块在输入的同步信号的控制下，用于对收到的经过整数倍转换后的信号，进行通用多相插值滤波处理，实现信号速率的分数倍转换；其中，该模块的输入和输出同步(匀速)。第一整数速率转换模块和预失真/数字变频等处理模块的工作时钟为数字时钟。第一整数速率转换模块在输入的同步信号的控制下，用于将经过分数插值处理的信号进行整数速率转换处理；预失真/数字变频等处理模块在输入的同步信号的控制下，用于对经过整数速率转换的信号进行预失真、数字变频处理后输出给DAC模块。

参见图5c所示，本发明实施例的开环非匀速跨时钟数字发射机包括：成型滤波/整数速率转换模块、开环非匀速跨时钟通用速率转换模块、第一整数速率转换模块以及预失真/数字变频等处理模块。其中，成型滤波/整数速率转换模块的工作时钟为接口时钟，并将输入的同步信号的控制下，将来自基带中射频接口模块的下行基带信号进行成型滤波，并对经过成型滤波后的信道进行整数倍转换后，输出给通用速率转换模块；开环非匀速跨时钟通用速率转换模块的工作时钟为接口时钟和数字时钟，其中输入时钟为接口时钟，输出时钟为数字时钟，该模块在输入的同步信号的控制下，用于对收到的经过整数倍转换后的信号，进行通用多相插值滤波处理，实现信号速率的分数倍转换，其中，输入和输出信号的速度可以不同(非匀速)。第一整数速率转换模块和预失真/数字变频等处理模块的工作时钟为数字时钟。第一整数速率转换模块在输入的同步信号的控制下，用于将经过分数插值处理的信号进行整数速率转换处理；预失真/数字变频等处理模块在输入的同步信号的控制下，用于对经过整数速率转换的信号进行预失真、数字变频处理后输出给DAC模块。

参见图5d所示，本发明实施例的开环非匀速跨时钟数字发射机包括：成型滤波/整数速率转换模块、开环非匀速单时钟通用速率转换模块、第一整数速率转换模块以及预失真/数字变频等处理模块。其中，成型滤波/整数速率转换模块的工作时钟为数字时钟，在输入的同步信号的控制下，将来自基带中射频接口模块的下行基带信号进行成型滤波，并对经过成型滤波后的信道进行整数倍转换后，输出给通用速率转换模块；开环非匀速跨时钟通用速率转换模块的工作时钟为数字时钟，该模块在输入的同步信号的控制下，用于对收到的经过整数倍转换后的信号，进行通用多相插值滤波处理，实现信号速率的分数倍转换，其中，输入和输出信号的速度可以不同(非匀速)。第一整数速率转换模块和预失真/数字变频等处理模块的工作时钟为数字时钟。第一整数速率转换模块在输入的同步信号的控制下，用于将经过分数插值处理的信号进行整数速率转换处理；预失真/数字变频等处理模块在输入的同步信号的控制下，用于对经过整数速率转换的信号进行预失真、数字变频处理后输出给DAC模块。

参见5e所示，本发明实施例的闭环匀速传输数字发射机包括：成型滤波/整数速率转换模块、闭环匀速通用速率转换模块、第一整数速率转换模块以及预失真/数字变频等处理模块。其中，成型滤波/整数速率转换模块的工作时钟为接口时钟，并在输入的同步信号的控制下，将来自基带中射频接口模块的下行基带信号进行成型滤波，并对经过成型滤波后的信道进行整数倍转换后，输出给通用速率转换模块；闭环匀速通用速率转换模块的工作时钟为接口时钟和数字时钟，其中输入时钟为接口时钟，输出时钟为数字时钟，该模块在输入的同步信号的控制下，用于对收到的经过整数倍转换后的信号，进行通用多相插值滤波处理，实现信号速率的分数倍转换，其中，该模块的输入和输出同步(匀速)。第一整数速率转换模块和预失真/数字变频等处理模块的工作时钟为数字时钟。第一整数速率转换模块在输入的同步信号的控制下，用于将经过分数插值处理的信号进行整数速率转换处理；预失真/数字变频等处理模块在输入的同步信号的控制下，用于对经过整数速率转换的信号进行预失真、数字变频处理后输出给DAC模块。

参见5f所示，本发明实施例的闭环非匀速传输数字发射机包括：成型滤波/整数速率转换模块、闭环匀速通用速率转换模块、第一整数速率转换模块以及预失真/数字变频等处理模块。其中，成型滤波/整数速率转换模块的工作时钟为接口时钟，并在输入的同步信号的控制下，将来自基带中射频接口模块的下行基带信号进行成型滤波，并对经过成型滤波后的信道进行整数倍转换后，输出给通用速率转换模块；闭环匀速通用速率转换模块的工作时钟为接口时钟和数字时钟，其中输入时钟为接口时钟，输出时钟为数字时钟，该模块在输入的同步信号的控制下，对收到的经过整数倍转换后的信号，进行通用多相插值滤波处理，实现信号速率的分数倍转换，其中，该模块的输入和输出不同步(非匀速)。第一整数速率转换模块和预失真/数字变频等处理模块的工作时钟为数字时钟。第一整数速率转换模块在输入的同步信号的控制下，用于将经过分数插值处理的信号进行整数速率转换处理；预失真/数字变频等处理模块在输入的同步信号的控制下，用于对经过整数速率转换的信号进行预失真、数字变频处理后输出给DAC模块。

参见图6所示，本发明实施例中的通用速率转换模块的一种实现结构包括：FIFO单元61和滤波控制与计算单元62。其中，FIFO单元61，用于对收到的来自所述成型滤波/整数速率转换模块的输入数据进行排队，按照先入先出的原则，将该数据输出给滤波控制与计算单元62；滤波控制与计算单元62，用于产生滤波相位，获得对应的滤波系数矢量，并根据该滤波系数矢量对来自FIFO单元的数据进行正常插值滤波后输出给所述第一整数速率转换模块。

这里，本发明实施例中的通用速率转换模块包括开环和闭环两种情况。

参见图7所示，开环匀速跨时钟通用速率转换模块包括FIFO单元61、正常滤波控制单元62。所述FIFO单元61包括：FIFO存储单元71和FIFO控制单元72。其中，FIFO存储单元71，用于将输入同步信号的控制下收到的来自所述成型滤波/整数速率转换模块的数据进行存储，按照先入先出原则，在输出同步信号的控制下，将存储的数据发送给所述正常滤波控制与计算单元62；FIFO控制单元72，用于对FIFO同步输入信号进行计数，产生FIFO存储单元的写地址；对FIFO输出同步进行计数，产生FIFO存储单元的读地址，以及利用FIFO存储单元的写地址和读地址之差，产生FIFO填充计数信号。

所述正常滤波控制与计算单元62包括：FIFO输出与滤波控制单元74、输出控制单元75和正常插值滤波单元73。其中，FIFO输出与滤波控制单元74，用于根据一定的配置参数，周期性地产生插值输入同步信号、FIFO输出同步信号和滤波相位信号，其中，周期长度为滤波控制与计算单元输入数据率和输出数据率的最大公约数的倒数。插值输入同步信号和FIFO输出同步信号是来自FIFO输出与滤波控制子单元74的同一个控制信号，分别送到正常插值滤波单元73和FIFO单元61，根据其控制作用的性质分别叫这两种不同的名称，其实物理上是同一根信号线；输出控制单元75，用于向正常插值滤波单元73发出输出控制信号；正常插值滤波单元73，用于根据所述滤波相位，获得对应的滤波系数矢量，并根据该滤波系数矢量对来自FIFO单元61的数据进行正常插值滤波，并在所述输出控制信号的作用下，将经过正常插值滤波后的数据输出给所述第一整数速率转换模块。

当数字发射机采用闭环工作模式时，参见图8所示，本发明实施例中所述FIFO单元61包括：FIFO控制单元82和FIFO存储单元81。其中，FIFO控制单元82，用于对FIFO同步输入信号进行计数，产生FIFO存储单元的写地址；对FIFO输出同步进行计数，产生FIFO存储单元的读地址，以及利用FIFO存储单元的写地址和读地址之差，产生FIFO填充计数信号；FIFO存储单元81，用于在输入同步信号的控制下将收到的来自所述成型滤波/整数速率转换模块的数据进行存储，按照先入先出原则，在输出同步信号的控制下，将存储的数据发送给正常滤波控制与计算单元62。

所述正常滤波控制与计算单元62包括：输出控制单元85、正常插值滤波单元83以及自适应FIFO输出与滤波控制单元84。其中，输出控制单元85，用于向正常插值滤波单元83发出输出控制信号；正常插值滤波单元83，根据来自自适应FIFO输出与滤波控制单元84的滤波相位，获得对应的滤波系数矢量，并根据该滤波系数矢量对来自FIFO单元的数据进行正常插值滤波，并在所述输出控制信号作用下，将经过正常插值滤波后的数据输出给所述第一整数速率转换模块。自适应FIFO输出与滤波控制单元84，用于在一定的配置参数下，利用输入侧时钟和输出侧时钟频率相对波动积累而形成的相位差异信息来自适应地产生插值输入同步信号、FIFO输出同步信号和滤波相位信号。其中，插值输入同步信号和FIFO输出同步信号是来自自适应FIFO输出与滤波控制子单元的同一个控制信号，分别送到正常插值滤波单元83和FIFO单元61，根据其控制作用的性质分别称为插值输入同步信号和FIFO输出同步信号。

在图7和图8中，需要说明的是：

(1)输入侧时钟和输出侧时钟

对于通用数字发射机，图7和图8的clkin就是接口时钟，clkout就是数字时钟。对于通用数字接收机，图7和图8的clkin就是数字时钟，clkout就是接口时钟。clkin频率/输入信号速率是整数，clkout频率/输出信号速率也是整数。

(2)数据和同步信号形式

基带/中射频接口侧的数据和同步是匀速的；无线侧的数据和同步也是匀速的。FIFO和插值滤波之间的数据和同步一般是不匀速的。

(3)配制参数与滤波系数表

在图7和图8中有配置参数和滤波系数表这些配置信号线，这些信号线在图5a～图5f中没有画出。

(4)速率限制

图7中，假设通用速率转换模块的输入速率小于输出速率。图6c中，假设通用速率转换模块的输出速率小于输入速率。

在初始化配置时，应该对图5b图5f中其它整数速率转换部分的速率比做相应的调整，以使通用速率转换模块的输入速率和输出速率满足上述要求。这里，可以通过时钟复用，使输出速率的的限制变为：速率转换模块的输出速率不能超过速率转换输入侧的工作时钟的频率。

(5)滤波系数表的虚线

需要说明的是，滤波分为正常插值滤波与镜像插值滤波。图10a，11a，12a中使用的是正常插值滤波，其原理可以参见图26。图10b，11b，12b中使用的是镜像插值滤波，其原理可以参见图27。不管是正常插值滤波单元，还是镜像插值滤波单元，都有查表法、逐点计算法和多相选择法3种形式，相应的可以有三种实现结构。只有在查表法中，才需要给滤波系数产生模块配制滤波系数表。如果是逐点计算法或者多相选择法，是不需要给滤波系数产生模块配制滤波系数表的。

图10a所示为查表法的正常插值滤波单元的结构示意图。

参见图10a所示，正常插值滤波单元的一种实施例的结构包括：查表单元101、移位串并转换单元102以及正常矢量内积单元103。其中，查表单元101，用于根据预先保存的滤波相位与滤波系数的对应关系，获得配置的滤波相位所对应的滤波系数矢量；移位串并转换单元102，用于将收到的数据移位转换为并行的信号矢量；正常矢量内积单元103，用于将所述滤波系数矢量和所述并行的信号矢量进行内积运算后，得到正常插值输出数据，并将该正常插值输出数据输出给所述第一整数速率转换模块。

图10b所示为查表法的镜像插值滤波单元的结构示意图。图10b所示的镜像插值滤波单元与图10a所示的正常插值滤波单元的区别在于，用于镜像矢量内积单元104替换为正常矢量内积单元103。在图10b中，镜像插值滤波做内积之前，需要将输入的信号矢量转换为其反转矢量。

图11a所示为逐点计算法的正常插值滤波单元的结构示意图。

参见图11a所示，所述正常插值滤波单元的第二种实施例的结构包括：逐点计算单元111、移位串并转换单元112以及正常矢量内积单元113。其中，逐点计算单元111，用于根据配置的滤波相位，通过一定的算法计算出对应的滤波系数矢量；移位串并转换单元112，用于将收到的数据移位转换为并行的信号矢量；正常矢量内积单元113，用于将所述滤波系数和所述并行的信号矢量进行内积运算后，得到正常插值输出数据，并将该正常插值输出数据输出给所述第一整数速率转换模块。

图11b所示为逐点计算法的镜像插值滤波单元的结构示意图。图11b与图11a的区别在于，图11b利用镜像矢量内积单元114替换了图11a中的正常矢量内积单元113。在图11b中，镜像插值滤波做内积之前，需要将输入的信号矢量转换为其反转矢量。

图12a所示为多相选择法的正常插值滤波单元的结构示意图。

参见图12a所示，所述正常插值滤波单元的第三种实施例的结构包括：移位串并转换单元121、正常多相滤波单元122以及选择单元123。其中，移位串并转换单元121，用于将收到的数据移位转换为并行的信号矢量；正常多相滤波单元122，用于将所述信号矢量进行多相滤波，得到对应多个滤波相位的多相输出矢量，多相输出矢量的每一个分量对应一个滤波相位的输出。选择单元123，用于从多相输出矢量中选择对应于输入的滤波相位的那个分量，输出给所述第一整数速率转换模块。

图12b所示为多相选择法的镜像插值滤波单元的结构示意图。

图12b与图12a的区别在于，图12a利用镜像多项滤波单元124代替了正常多项滤波单元122。在图12b中，在进行多相滤波之前，需要将输入的信号矢量转换为其反转矢量。

参见图9所示，本实施例的通用速率转换模块另一种实现结构包括：镜像滤波控制与计算单元91和FIFO单元92。其中，镜像滤波控制与计算单元91，用于先产生滤波相位，以获得对应的滤波系数矢量，并根据该滤波系数矢量，对来自所述成型滤波/整数速率转换模块的输入数据进行镜像插值滤波；FIFO单元92，用于对收到的来自所述镜像滤波控制与计算单元的输入数据进行排队，按照先入先出原则，将该数据输出给所述第一整数速率转换模块。

参见图13所示，当本发明实施例的数字发射机采用开环模式时，所述镜像滤波控制与计算单元91包括：FIFO输入与滤波控制单元131和镜像插值滤波单元132。其中，FIFO输入与滤波控制单元131，用于根据一定的配置参数，周期性地产生获得插值输出同步信号、FIFO输入同步信号和滤波相位信号；镜像插值滤波单元132，根据产生的滤波相位，获得对应的滤波系数矢量，根据该滤波系数矢量对来自所述成型滤波/整数速率转换模块的数据进行镜像插值滤波，并在所述FIFO输入同步信道的作用下，将经过镜像插值滤波后的数据输出给所述FIFO单元。

所述FIFO单元92包括：输出控制单元133、FIFO存储单元134和FIFO控制单元135。其中，输出控制单元133，用于向FIFO存储单元发出输出控制信号；FIFO存储单元134，用于将FIFO输入同步信号的控制下，收到来自来自镜像插值滤波单元的数据进行存储，按照先入先出原则，在输出同步信号的控制下，将存储的数据发送给所述第一整数速率转换模块。FIFO控制单元135，用于对FIFO存储单元134中当前存储的数据进行计数，并用计数值作为填充计数信号。

参见图14所示，当数字发射机采用闭环模式时，图13中的所述镜像滤波控制与计算单元91的一种实施例的结构包括：自适应FIFO输入与滤波控制单元141、镜像插值滤波单元142。其中，自适应FIFO输入与滤波控制单元141，用于根据一定的配置参数，利用输入侧时钟和输出侧时钟频率相对波动的积累而形成的相位差异信息来自适应地产生插值输出同步信号、FIFO输入同步信号和滤波相位；镜像插值滤波单元142，根据预先设置的滤波相位，获得对应的滤波系数，并根据该滤波系数对来自所述成型滤波/整数速率转换模块的数据进行镜像插值滤波，并在FIFO输入同步信号作用下，将经过镜像插值滤波后的数据输出给所述FIFO单元。

FIFO输入与滤波控制模块以及自适应FIFO输入与滤波控制模块的作用是根据配置参数产生插值输出同步信号、FIFO输入同步信号和滤波相位信号三种输出。配置参数和FIFO输出与滤波控制模块相同。三种输出信号都是周期的，其周期是Mor个输出样点，也就是Mir个输入样点。这也和FIFO输出与滤波控制模块相同。

所述FIFO单元92包括：输出控制单元144、FIFO存储单元143和FIFO控制单元145。其中，输出控制单元144，用于向FIFO存储单元143发出输出控制信号；FIFO存储单元143，用于在FIFO输入同步信号的控制下，收到来自来自镜像插值滤波单元的数据进行存储，按照先入先出原则，在输出同步信号的控制下，将存储的数据发送给所述第一整数速率转换模块。FIFO控制单元145用于对FIFO存储单元143中当前存储的数据进行计数，并用计数值作为填充计数信号。

这里，镜像插值滤波单元142的结构可以与图10、图11和图12所示的结构相同，唯一的差别是，镜像插值滤波做内积(图10、图11)或多相滤波(图12)之前，需要将输入的信号矢量转换为其反转矢量。这里反转矢量的意思是：如果原来的信号矢量为[x(0)，x(1)，...，x(10)，x(11)]，则其反转矢量为[x(11)，x(10)，...，x(1)，x(0)]，这里假设插值滤波的抽头数为12。除此之外，镜像插值滤波单元与正常插值滤波完全相同，这里不在赘述。

参见图15a所示，本发明实施例的通用数字接收机可以包括：数字下变频/功率检测处理模块151、第一整数速率转换模块152以及通用速率转换模块153。其中，数字下变频/功率检测处理模块151，用于将检测到的接收功率发送给AAGC模块，以形成模拟接收机需要的自动增益控制信号，还用于将来自DAC的模拟信号进行下变频处理，然后将经过下变频处理后的信号输出给第一整数速率转换模块；第一整数速率转换模块152，用于将收到的经过下变频处理后的信号进行整数速率转换处理；通用速率转换模块153，用于对经过整数速率转换处理的信号进行通用多相插值滤波处理，以实现信号速率的分数倍的转换。

本发明实施例的通用数字接收机还可以进一步包括：第二整数速率转换，用于将经过分数倍的转换处理后的信号进行整数速率转换处理。

当然，还可以进一步包括：数字自动增益控制(DAGC)模块，用于对经过所述第二整数速率转换模块的整数速率转换处理后的信号进行DAGC处理后输出给基带中射频接口模块。

图15b～图15f为各种不同类型的通用数字接收机。在图15b～图15f中，将DAGC模块和通用速率转换模块一起称为整数速率转换/DAGC模块。

参见图15b所示，本发明实施例的开环匀速跨时钟数字发射机包括：数字下变频/功率检测处理模块、第一整数速率转换模块、开环匀速跨时钟通用速率转换模块以及整数速率转换/DAGC模块。

数字下变频/功率检测处理模块的工作时钟为数字时钟，用于将检测到的接收功率发送给AAGC模块，以形成模拟接收机需要的自动增益控制信号，在同步输入信号的控制下，还用于将来自DAC的模拟信号进行下变频处理，然后将经过下变频处理后的信号输出给第一整数速率转换模块；第一整数速率转换模块的工作时钟为数字时钟，用于在同步输入信号的控制下，将收到的经过下变频处理后的信号进行整数速率转换处理；开环匀速跨时钟通用速率转换模块的工作时钟为接口时钟和数字时钟，其中输入时钟为数字时钟，输出时钟为接口时钟，该模块在输入的同步信号的控制下，用于对经过第一整数速率转换处理的信号进行通用多相插值滤波处理，以实现信号速率的分数倍转换。其中，输入和输出信号的速度相同(匀速)。整数速率转换/DAGC模块的工作时钟为接口时钟，用于将经过分数倍的转换处理后的信号进行整数速率转换处理，以及对经过所述第二整数速率转换模块的整数速率转换处理后的信号进行DAGC处理后输出给基带中射频接口模块。

参见图15c所示，本发明实施例的开环匀速跨时钟数字发射机包括：数字下变频/功率检测处理模块、第一整数速率转换模块、开环非匀速跨时钟通用速率转换模块以及整数速率转换/DAGC模块。

数字下变频/功率检测处理模块的工作时钟为数字时钟，用于将检测到的接收功率发送给AAGC模块，以形成模拟接收机需要的自动增益控制信号，还用于在同步输入信号的控制下，将来自DAC的模拟信号进行下变频处理，然后将经过下变频处理后的信号输出给第一整数速率转换模块；第一整数速率转换模块的工作时钟为数字时钟，用于在同步输入信号的控制下，将收到的经过下变频处理后的信号进行整数速率转换处理；开环匀速跨时钟通用速率转换模块的工作时钟为接口时钟和数字时钟，其中输入时钟为数字时钟，输出时钟为接口时钟，该模块在输入的同步信号的控制下，用于对经过第一整数速率转换处理的信号进行通用多相插值滤波处理，以实现信号速率的分数倍转换。其中，输入和输出信号的速度不同(非匀速)。整数速率转换/DAGC模块的工作时钟为接口时钟，用于将经过分数倍的转换处理后的信号进行整数速率转换处理，以及对经过所述第二整数速率转换模块的整数速率转换处理后的信号进行DAGC处理后输出给基带中射频接口模块。

参见图15d所示，本发明实施例的开环匀速跨时钟数字发射机包括：数字下变频/功率检测处理模块、第一整数速率转换模块、开环非匀速单时钟通用速率转换模块以及整数速率转换/DAGC模块。

数字下变频/功率检测处理模块的工作时钟为数字时钟，用于将检测到的接收功率发送给AAGC模块，以形成模拟接收机需要的自动增益控制信号，还用于在同步输入信号的控制下，将来自DAC的模拟信号进行下变频处理，然后将经过下变频处理后的信号输出给第一整数速率转换模块；第一整数速率转换模块的工作时钟为数字时钟，用于在同步输入信号的控制下，将收到的经过下变频处理后的信号进行整数速率转换处理；开环非匀速单时钟通用速率转换模块的工作时钟为数字时钟，该模块在输入的同步信号的控制下，用于对经过第一整数速率转换处理的信号进行通用多相插值滤波处理，以实现信号速率的分数倍转换。其中，输入和输出信号的速度不同(非匀速)。整数速率转换/DAGC模块的工作时钟为接口时钟，用于将经过分数倍的转换处理后的信号进行整数速率转换处理，以及对经过所述第二整数速率转换模块的整数速率转换处理后的信号进行DAGC处理后输出给基带中射频接口模块。

参见图15e所示，本发明实施例的开环匀速跨时钟数字发射机包括：数字下变频/功率检测处理模块、第一整数速率转换模块、闭环匀速通用速率转换模块以及整数速率转换/DAGC模块。

数字下变频/功率检测处理模块的工作时钟为数字时钟，用于将检测到的接收功率发送给AAGC模块，以形成模拟接收机需要的自动增益控制信号，还用于在同步输入信号的控制下，将来自DAC的模拟信号进行下变频处理，然后将经过下变频处理后的信号输出给第一整数速率转换模块；第一整数速率转换模块的工作时钟为数字时钟，用于在同步输入信号的控制下，将收到的经过下变频处理后的信号进行整数速率转换处理；闭环匀速通用速率转换模块的工作时钟为接口时钟和数字时钟，其中输入时钟为数字时钟，输出时钟为接口时钟，该模块在输入的同步信号的控制下，用于对经过第一整数速率转换处理的信号进行通用多相插值滤波处理，以实现信号速率的分数倍转换。其中，输入和输出信号的速度相同(匀速)。整数速率转换/DAGC模块的工作时钟为接口时钟，用于将经过分数倍的转换处理后的信号进行整数速率转换处理，以及对经过所述第二整数速率转换模块的整数速率转换处理后的信号进行DAGC处理后输出给基带中射频接口模块。

图15f所示，本发明实施例的开环匀速跨时钟数字发射机包括：数字下变频/功率检测处理模块、第一整数速率转换模块、闭环非匀速通用速率转换模块以及整数速率转换/DAGC模块。

数字下变频/功率检测处理模块的工作时钟为数字时钟，用于将检测到的接收功率发送给AAGC模块，以形成模拟接收机需要的自动增益控制信号，还用于在同步输入信号的控制下，将来自DAC的模拟信号进行下变频处理，然后将经过下变频处理后的信号输出给第一整数速率转换模块；第一整数速率转换模块的工作时钟为数字时钟，用于在同步输入信号的控制下，将收到的经过下变频处理后的信号进行整数速率转换处理；闭环非匀速通用速率转换模块的工作时钟为接口时钟和数字时钟，其中输入时钟为数字时钟，输出时钟为接口时钟，该模块在输入的同步信号的控制下，用于对经过第一整数速率转换处理的信号进行通用多相插值滤波处理，以实现信号速率的分数倍转换。其中，输入和输出信号的速度不相同(非匀速)。整数速率转换/DAGC模块的工作时钟为接口时钟，用于将经过分数倍的转换处理后的信号进行整数速率转换处理，以及对经过所述第二整数速率转换模块的整数速率转换处理后的信号进行DAGC处理后输出给基带中射频接口模块。

本发明实施例的通用数字接收机中的通用速率转换模块与通用数字发射机中的通用速率转换模块相同。如图6所示，本发明实施例的通用数字接收机中的通用速率转换模块同样也可以包括FIFO单元、正常滤波控制与计算单元。FIFO单元，用于对收到的来自所述第一整数速率转换模块的输入数据进行排队，按照先入先出的原则，将该数据输出给正常滤波控制与计算单元；正常滤波控制与计算单元，用于先产生滤波相位，以获得对应的滤波系数，并根据该滤波系数对来自FIFO单元的数据进行正常插值滤波后输出给所述整数速率转换/DAGC模块。

同样，可以如图9所示，本发明实施例的通用数字接收机中的通用速率转换模块还可以包括：镜像滤波控制与计算单元和FIFO单元。其中，镜像滤波控制与计算单元，用于先产生滤波相位，以获得对应的滤波系数矢量，并根据该滤波系数矢量，对来自第一整数速率转换模块的输入数据进行镜像插值滤波；FIFO单元，用于对收到的来自所述镜像滤波控制与计算单元的输入数据进行排队，按照先入先出原则，将该数据输出给给所述整数速率转换/DAGC模块。

在本发明实施例的通用数字接收机中的通用速率转换单元与上述本发明实施例的通用发射机中的通用速率转换模块相同。因此，这里不在赘述。

下面结合附图7和图10、11、12详细说明本发明实施例开环通用速率转换模块的工作原理。

图7所示的通用速率转换单元中，FIFO单元的输入侧时钟频率总是输入信号速率的整数倍。输入信号数据在同步信号的作用下，被输入到FIFO模块。FIFO的深度为Nfifo，Nfifo为正整数，Nfifo的取值一般不能低于2，比如可以取为4。FIFO的深度为Nfifo表示FIFO包含Nfifo个存储单元，每一个存储单元中存放一个数据，即一个I+jQ复数信号样点。FIFO模块的数据输入端为输入数据和输入同步两种信号，都是输入。FIFO模块的数据输出端为输出数据和输出同步两种信号，其中输出同步是输入，输出数据是输出。FIFO的输入数据和同步即是通用速率转换模块的输入数据和同步，FIFO的输出数据送到正常插值滤波模块，FIFO的输出同步来自FIFO输出与滤波控制模块。

FIFO内部是一个排队机制，最先被输入的数据最先被输出，而且每个被输入的数据都会被输出。输入数据总是在FIFO输入同步信号的作用下，被输入到FIFO中。在FIFO输出同步信号的作用下，排队排在最前面的数据，即输入最久的尚未被输出的数据被从FIFO中输出。

FIFO中一般还有填充计数器，每输入一个数据，FIFO的填充计数器就增加1。每输出一个数据，填充计数器就减少1。

FIFO正常工作的关键是要保证FIFO填充计数的稳定性，即(1)填充计数的可能取值范围为0～Nfifo-1。为0表示FIFO下溢了，为Nfifo-1表示FIFO上溢了。(2)FIFO填充计数的值的波动越小越好，最好是稳定在一个固定的值上。如果Nfifo＝4，可以考虑将FIFO填充计数稳定在取1和取2等概率的水平上，可以将其平均值1.5作为FIFO填充计数的标称值。一般，FIFO填充计数标称值＝(Nfifo-1)/2，所以当Nfifo为偶数的时候FIFO填充计数标称值是0.5的奇数倍，当Nfifo为奇数的时候FIFO填充计数标称值是0.5的偶数倍。

由于只在FIFO输入同步有效的情况下才输入数据到FIFO中，只在FIFO输出同步有效的情况下才从FIFO输出数据，所以在匀速传输通用速率转换模块中，FIFO填充计数的稳定是靠FIFO的输入同步信号的频率与FIFO输出同步信号的平均频率相同来保证的。FIFO的输入同步信号总是匀速的，即相邻两个输入同步信号之间的时间间隔总是相同的，即FIFO的输入同步信号的频率是稳定的。但是输出同步信号却不一定的匀速的，而且这种不匀速性是周期性的。但是在一个长度为Mor个输出样点的周期中看，输入同步信号的个数和输出同步信号的个数是完全相等的。就是说输入的数据和输出的数据的个数是完全相等的，这样结合FIFO复位与初始化过程，就保证了FIFO填充计数的稳定。

在图10所示的通用速率转换模块中，FIFO输出与滤波控制模块产生的FIFO输出同步信号同时也被送到正常插值滤波模块的输入端，成为正常插值输入同步信号，作为输入数据的同步信号。将前级信号打入到移位串并转换模块中。

正常插值滤波模块中的插值滤波使用的是FIR滤波器的形式。正常插值滤波模块内部的移位寄存器的长度等于Ntap，Ntap就是FIR滤波器的抽头数目。

在每一个插值输入同步信号脉冲的作用下，FIFO输出数据被打入到正常插值滤波模块内部的移位串并转换模块内。移位串并转换模块将输入数据作移位转换为并行的信号矢量的形式。信号矢量由延时依次相差一个输入样点的Ntap个复信号样点组成。对每个输入数据，移位串并转换模块进行一次移位，每次新移入一个样点，而最先被移入的样点自动丢失。这样相邻两个信号矢量中有Ntap-1个信号样点是相同的，只不过因为移位，这Ntap-1个样点在矢量中发生了一个位置的改变。

FIFO输出与滤波控制模块送到正常插值滤波模块输入的滤波相位是一个Nbit_ph位的2进制数，对应Mph个插值滤波相位。Mph＝2^Nbit_ph。

Mph个滤波相位对应Mph组插值系数，每组插值系数又称为一个系数矢量。每个系数矢量中有Ntap个系数，且为实系数，每个系数对应FIR滤波器的一个抽头，所以滤波系数产生中需要存储的滤波系数总数为Mph*Ntap个，为Coef(i，j)，i表示相位号，i＝0～Mph-1，j表示抽头号，j＝0～Ntap-1。Mph*Ntap个滤波系数为：Coef(0，0)，...，Coef(0，Ntap-1)；Coef(1，0)，...，Coef(1，Ntap-1)；Coef(2，0)，...，Coef(2，Ntap-1)；...；Coef(Mph-1，0)，...，Coef(Mph-1，Ntap-1)。

比如：Nbit_ph＝8，Mph＝2^8＝256，即256种滤波相位，取0，1/256，2/256，...，255/256这256个滤波相位的值，对应256组插值系数，即256个系数矢量。FIR滤波抽头数Ntap为12，所以查找表中存储的256*12个系数为

第0号系数矢量：[Coef(0，0)，...，Coef(0，11)]；

第1号系数矢量：[Coef(1，0)，...，Coef(1，11)]；

第2号系数矢量：[Coef(2，0)，...，Coef(2，11)]；

...；

第i号系数矢量：[Coef(i，0)，...，Coef(i，11)]；

...；

第255号系数矢量：[Coef(255，0)，...，Coef(255，11)]。

如果滤波相位为88/256，二进制为0101_1000，则当前输出样点使用的插值系数为第88号系数矢量，即[Coef(88，0)，Coef(88，1)，...，Coef(88，11)]。如果将0101_1000的最低位权重当成是1，则二进制的0101_1000就是十进制的88，可见，在Mph为2的整数次幂的情况下，滤波系数和系数号是一致的。

信号矢量和系数矢量在矢量内积模块中做内积运算，即Ntap个抽头的滤波系数(实数)和移位之后产生的Ntap的输入信号(复数)做对应相乘，然后相加，得到当前输出样点的插值滤波输出。其操作是矢量内积，但是其所起到的作用是对输入信号的滤波，而且是变系数的滤波，因为滤波系数随每一个输出样点而变化。

整个正常插值滤波模块的上述滤波运算是在FIFO输出与滤波控制模块输出的插值输出同步信号的作用下进行的，就是说滤波控制模块每输出一个插值输出同步信号，插值模块就进行一次上述的矢量内积的运算，得到一个插值输出样点。

以下以抽头系数等于12为例说明正常与镜像滤波计算方法。

如果输入信号矢量为[x(0)，x(1)，...，x(10)，x(11)]，滤波系数矢量为[c(0)，c(1)，...，c(10)，c(11)]，这里的滤波系数为滤波冲激响应的时域反转，就是说与这个滤波系数矢量对应的滤波器冲激响应为[c(11)，c(10)，...，c(1)，c(0)]，c(11)最先输出。正常插值滤波计算公式为：滤波输出＝x(0)*c(0)+x(1)*c(1)+...+x(10)*c(10)+x(11)*c(11)；镜像插值滤波计算公式为：滤波输出＝x(11)*c(0)+x(10)*c(1)+...+x(1)*c(10)+x(0)*c(11)。这里所处理的信号x(0)～x(11)是数字IQ形式的基带信号，就是说x(n)＝I(n)+jQ(n)。而滤波系数c(n)是实数的。所以，实际上是I路信号和Q路信号使用相同的滤波系数。所以，正常滤波计算公式也可以写成：I路滤波输出＝I(0)*c(0)+I(1)*c(1)+...+I(10)*c(10)+I(11)*c(11)，Q路滤波输出＝Q(0)*c(0)+Q(1)*c(1)+...+Q(10)*c(10)+Q(11)*c(11)。镜像滤波计算公式也可以写成：I路滤波输出＝I(11)*c(0)+I(10)*c(1)+...+I(1)*c(10)+I(0)*c(11)，Q路滤波输出＝Q(11)*c(0)+Q(10)*c(1)+...+Q(1)*c(10)+Q(0)*c(11)。这里，I(n)、Q(n)、c(n)都是实数。n＝0～11，假定滤波器抽头系数个数为11。

正常插值滤波的示意图见图26，镜像插值滤波的示意图见图27。从这两个图中可以看出两种插值方法的差异。在图26中，y(k)为当前输出样点，x(I(k))为y(k)的插值基点，p(k)为y(k)的插值相位；在图27中，y(k)为当前输出样点，x(J(k))为y(k)的插值基点，q(k)为y(k)的插值相位。

这两个图中，横坐标为时间，纵坐标为信号幅度。Din为输入信号，Dout为输出信号，Tin为输入样点间隔，Tout为输出样点间隔。实际速率转换过程中信号都是以复数信号的形式存在的，就是说有I路和Q路两路，图26或图27中都只画出一路，是示意性的。可以将所示信号理解为复信号的包络，或者I或者Q中的一路。

在图11所示的通用速率转换单元中，移位串并转换模块及其生成信号矢量的过程和查表法是相同的。矢量内积模块及其产生输出信号的过程和查表法也是相同的，所不同的是系数矢量的产生过程。

逐点计算法中，要用滤波相位作为输入，按照一定的函数关系来计算得到系数矢量中的Ntap个滤波系数。

一般逐点计算的系数矢量中的每个系数都是滤波相位的简单函数，比如多项式插值系数表现为滤波相位的多项式函数，不难将这些简单函数转换为相应的数字逻辑电路形式，从而完成系数矢量中各个滤波系数的计算。

逐点计算的性能往往受限于过于简单的计算函数。因为逐点计算必须在两个输出样点之间完成计算，所以只能使用简单的计算函数，复杂的计算函数难以在一个输出样点时间内完成系数矢量的计算。而简单的计算函数会损失插值精度。

在图12所示的通用速率转换单元中，移位串并转换模块和查表法与逐点计算法是相同的。所不同的是随后对信号矢量的处理过程。

多相选择法中，信号矢量被送入多相滤波模块，多相滤波模块会使用多相滤波的方法同时产生出Mph个插值输出样点，每一个样点对应一个插值滤波相位，这Mph个插值输出样点组成了多相输出矢量。多相输出矢量被输入到Mph选1模块，在Nbit_ph位的滤波相位的选择下，被选中的样点成为整个插值滤波模块的输出。

多相滤波和选择是在FIFO输出与滤波控制模块输出的插值输出同步信号的作用下进行的，就是说FIFO输出与滤波控制模块每输出一个插值输出同步信号，插值模块就进行一次上述的多相滤波和选择，得到一个插值输出样点。

输出控制模块的作用是，产生FIFO或者插值输出的同步信号。这个模块可以用一个简单的计数电路来实现。计数器复位之后初始值为0，然后即对输入的每个时钟进行计数，即每一个时钟作用之后计数器的值增加1，计到某个特定值的时候，比如计到Nor-1的时候产生一个进位脉冲。此处Nor＝输出侧时钟频率/插值输出速率。Nor为正整数。在下一个时钟作用的时候计数器回到0。再如此反复计数下去。计数器的进位脉冲就是所需要的输出同步。

FIFO输出与滤波控制模块的作用是根据一定的配置参数产生插值输入同步信号、FIFO输出同步信号和滤波相位号这3种输出。对于相干速率转换，速率比＝速率转换的输出速率/速率转换的输入速率＝Mor/Mir，为常数，其中Mor和Mir为互素的正整数，而3种输出信号都是周期的，其周期是Mor个输出样点。

FIFO输出与滤波控制是使实现结构也和速率比无关的关键模块。

由于输入侧时钟和输出侧时钟是相干的，所以插值输出同步信号和精确相位号都是以Mor个输出样点为周期的。在一定的Mor和Mir条件下，插值输出同步信号和精确相位号的形式就是一定的，是以Mor个输出样点为周期重复出现的。所以FIFO输入与滤波控制模块可以有多种的实现方式，只要能够以Mor个输出样点周期性地产生相应的插值输出同步信号和精确相位号即可，比如计数、或者查表等方式。

图16所示为FIFO输出与滤波控制单元的一种实现方式。

FIFO输出与滤波控制模块用一个模1累加器来实现。模累加器的输入为Mir/Mor的近似2进制小数，记为decimir。decimir是一个多位的2进制数。

模1累加器正常工作的要求是：Mir<Mor，就是说速率转换模块的输入速率不能超过速率转换输出速率。这样也使decimir<1。就是说decimir是一个不带整数位的2进制小数。

decimir被送到模1累加器作累加，即本次累加结果＝Mod(上次累加结果+decimir，1)，即将上次累加结果加上decimir之后，再对1取模。本次的意思是在本输出样点上，因为模1累加模块是在输出同步的控制下工作的，即每个输出样点都要进行一次模1累加。这里的输出指的是整个速率转换的输出，在FIFO在前/插值在后的情况下，就等同于插值输出，输出样点就是插值输出样点。

如果取模前的累加结果大于或者等于1，对1取模就会产生进位。一旦发生进位，则产生一个进位脉冲。模1累加器的进位脉冲被送到同步产生模块。模1累加器的累加结果被送到第一舍位模块。

模1累加器被周期性地清零。清零周期为Mor个输出样点，以防止decimir的截位误差造成累积。

第一舍位模块中的处理是作4舍5入后保留Nbit_ph位小数以上(含Nbit_ph位小数)的部分，舍位的过程包含对1取模的操作，因为4舍5入后的数可能等于1，如果发生这种情况，舍位过程就要产生进位，否则不产生进位。舍位结果作为滤波相位，被送到正常插值滤波模块。

第一舍位模块是在插值输出同步的控制下工作的，即每个插值输出样点都要进行一次舍位处理，但是并不一定每次都输出舍位进位脉冲。

同步产生模块对模1累加器和第一舍位模块输入的进位脉冲信号作“或”的逻辑运算，即只要模1累加器或者舍位模块有进位脉冲输入，同步产生模块就会产生进位脉冲输出，这个进位脉冲信号作为FIFO输出同步信号送到FIFO模块，从FIFO中打出一个样点。而且这个进位脉冲信号同时也作为插值输入同步信号送到正常插值滤波模块，使正常插值滤波模块中的移位串并转换模块产生移一次位，即输入样点号增1，产生一个新的输入信号矢量。

如果模1累加器或者第一舍位模块都没有进位脉冲输入，同步产生模块就不产生进位脉冲输出，所以不会从FIFO中打出新的样点，正常插值滤波模块中的移位串并转换模块也不移位，即插值滤波公式中的插值基点号维持不变。

在同步产生模块的进位脉冲来自第一舍位模块的场合，应该在接下去的那个工作节拍中，在同步产生模块中使用逻辑手段禁止输出同步脉冲，否则会因为多输出一个同步脉冲而造成错误。这里是指FIFO在前/插值在后的结构，所以工作节拍指的是输出样点。

可以看到这种实现方式下，配制参数包括decimir、Mor等。

假设：累加器为16bit 2进制数小数，最高位权重0.5。滤波系数为8bit2进制小数，最高位权重0.5。Mir/Mor取近似的小数为0.875，对应2进制数为1110_0000_0000_0000，最高位权重0.5。以下举4例对其过程进行说明。注意这4例是独立的，之间并没有时序的继承关系，不过可以相互参照以增加理解。

(1)假设上次累加结果为0.03125，即0000_1000_0000_0000，这个0.03125在模1累加器中和0.875相加为0.90625，即1110_1000_0000_0000，模1累加时没有进位。经第一舍位模块处理之后为1110_1000，即0.90625，第一舍位模块没有进位。由于模1累加器和第一舍位模块都没有进位，所以同步产生模块不输出进位脉冲。就是说不会从FIFO中打出新的样点，当然也不会有新的样点输入到正常插值滤波模块，本次插值的插值基点号不变，本次插值的输入数据矢量和上次插值的输入数据矢量相同，并使用0.90625这个滤波相位得到的滤波系数对上次插值相同的数据矢量进行正常插值滤波，0.90625这个滤波相位对应的相位号为二进制1110_1000，即十进制232号滤波系数。

(2)假设上次累加结果为0.90625，这个0.90625在模1累加器中和0.875相加为1.78125，对1取模后为0.78125，即1100_1000_0000_0000，模1累加时有进位。经第一舍位模块处理之后为1100_1000，第一舍位模块没有进位。输出的滤波相位更新为1100_1000，即0.78125。由于模1累加器有进位所以同步产生模块输出进位脉冲。就是说会从FIFO中打出一个新的样点，然后这个新的样点输入到正常插值滤波模块，使插值基点号增1，本次插值的输入数据矢量通过移入一个新样点移出一个老样点而得到更新，并使用0.78125这个滤波相位得到的滤波系数对更新后的数据矢量进行正常插值滤波，0.78125这个滤波相位对应的相位号为二进制1100_1000，即十进制200号滤波系数。

(3)假设上次累加结果为0.125，即0010_0000_0000_0000，这个0.125在模1累加器中和0.875相加为1，对1取模后为0，即0000_0000_0000_0000，模1累加时有进位，经第一舍位模块处理之后为0000_0000，舍位时没有进位。输出的滤波相位更新为0000_0000，即0。由于舍位模块有进位所以同步产生模块输出进位脉冲。就是说会从FIFO中打出一个新的样点，然后这个新的样点输入到正常插值滤波模块，使插值基点号增1，本次插值的输入数据矢量通过移入一个新样点移出一个老样点而得到更新，并使用0这个滤波相位得到的滤波系数对更新后的数据矢量进行正常插值滤波，0这个滤波相位对应的相位号为二进制0000_0000，即十进制0号滤波系数。

(4)假设上次累加结果为0.125-2^(-10)，即0001_1111_1100_0000，这个0.125-2^(-10)在模1累加器中和0.875相加为1-2^(-10)，对1取模后为1-2^(-10)，即1111_1111_1100_0000，模1累加时没有进位。经第一舍位模块处理之后为0000_0000，舍位时有进位。输出的滤波相位更新为0000_0000，即0。由于第一舍位模块有进位，所以同步产生模块输出进位脉冲。就是说会从FIFO中打出一个新的样点，然后这个新的样点输入到正常插值滤波模块，使插值基点号增1，本次插值的输入数据矢量通过移入一个新样点移出一个老样点而得到更新，并使用0这个滤波相位得到的滤波系数对更新后的数据矢量进行正常插值滤波，0这个滤波相位对应的相位号为二进制0000_0000，即十进制0号滤波系数。

FIFO输出与滤波控制模块实现变例一：参见图17所示。这种实现方式将图16中的小数累加器修改为整数累加形式。累加器的模为Mor，成为模Mor累加器。模Mor累加器的输入为Mir。模Mor累加器的累加仍旧为每个输出样点进行一次。模Mor累加器的进位脉冲被送到同步产生模块，模Mor后的累加结果被送到转换为2进制小数模块。2进制小数模块会将0～Mor-1范围内的整数的累加结果除以Mor之后取近似，以及舍入处理，转换为0～(Mph-1)/Mph范围内的小数形式的滤波相位。舍位如果有进位也要产生进位脉冲，进位脉冲被送到同步产生模块。这等于是将图30中转换为2进制小数的操作从累加器的输入移到了累加器的输出。而且由于输入使用整数没有做近似，所以Mor个输出样点之后模Mor累加器总是自动为0，这样不用每隔Mor个输出样点就清一次零。图27中的decimir可以事先算好。图28中的转换为2进制小数需要使用数字逻辑资源。图28的原理参照图27非常容易理解，不再赘述。

可以看到变例一方式下，配制参数包括Mir、Mor等。

FIFO输出与滤波控制模块实现变例二：还可以将图16中的输入小数修改为Mir/(Mor*Nor)的近似小数，同时将累加器的内部累加修改为每个时钟都进行。其余和图16相同。这里Nor＝输出侧时钟频率/插值输出速率。Nor是正整数。插值输出速率即是通用速率转换的输出速率。这样速率转换的最大输入速率可以提高为输出侧时钟频率。其工作原理参照图16不难理解，不再赘述。这种方式下，配制参数包括Mir/(Mor*Nor)的近似小数、Mor等。

FIFO输出与滤波控制模块实现变例三：当然将图17中的累加器的模修改为Mor*Nor，同时将累加器的内部累加修改为每个时钟都进行，但是累加输出仍然是每个插值样点输出一次，而其余和图17相同。这样相当于是将变例二中的转换为2进制小数的操作从累加器的输入移到了累加器的输出，这样速率转换的最大输入速率可以提高为输出侧工作时钟频率。可以看到变例三方式下，配制参数包括Mir、Mor、Nor等。

在本发明实施例中，FIFO复位与初始化过程的意思是：系统复位之后，即输入侧和输出侧时钟都稳定，而且通用速率转换模块开始工作之后，FIFO填充计数也已经稳定了。这时就要监视FIFO填充计数，看其是否稳定在FIFO填充计数的标称值上。如果有偏差，则通过对FIFO输出与滤波控制模块中数字电路的节奏做一个调整，使FIFO填充计数的平均值稳定在FIFO填充计数的标称值上，或者如果FIFO填充计数有少许的波动，也要使FIFO填充计数的平均值等于FIFO填充计数的标称值。

初始化过程之后，一般就不应该对FIFO填充计数进行干预，而应该让其由电路的运行来自然产生。除非由于某种原因，导致了一个新的复位过程。

参见图18所示，FIFO输入与滤波控制模块是这样工作的：

FIFO输入与滤波控制模块用一个模floatir累加器来实现。模累加器的输入为Mir/Mor的近似2进制小数，记为floatir。floatir是一个多位的2进制数。下面看到，实际是一个带整数位的2进制小数。

模floatir累加器正常工作的要求是：Mir>Mor，就是说速率转换模块的输入速率大于速率转换输出速率。这样也使floatir>1。就是说floatir是一个带整数位的2进制小数。

1被送到模floatir累加器作累加，即本次累加结果＝Mod(上次累加结果+1，floatir)，即将上次累加结果加上1之后，再对floatir取模。本次的意思是在本输入样点上，因为模floatir累加模块是在输入同步的控制下工作的，即每个输入样点都要进行一次模floatir累加。这里的“输入”指的是整个速率转换的输入，也就是镜像插值滤波的输入。

如果取模前的数比floatir小，对floatir取模就不会产生进位，否则取模就产生进位，一旦发生进位，则产生一个进位脉冲。模floatir累加器的进位脉冲被送到同步产生模块。

模floatir累加器的累加结果被送到第二舍位模块。

模floatir累加器被周期性地清零。清零周期为Mir个输入样点，以防止floatir的截位误差造成累积。

第二舍位模块中的处理包括4舍5入、模floatir、对1限幅3个步骤。其中，

(1)4舍5入为对Nbit_ph位小数以下的部分进行4舍5入，保留Nbit_ph位小数以上(含Nbit_ph位小数)的部分，并进入到模floatir这个步骤；

(2)模floatir的意思是对4舍5入之后的数据进行模floatir处理，如果4舍5入之后的数据小于floatir，就不产生进位，并将数据的小数部分对1作限幅处理；如果4舍5入之后的数据等于floatir，就要产生舍位进位，同时将0输出对1作限幅处理；

(3)对1限幅的意思是将(Mph-1)/Mph～1(含(Mph-1)/Mph和1)之间的数据统一处理为(Mph-1)/Mph。

第二舍位模块是在插值输入同步的控制下工作的，即每个插值输入样点都要进行一次舍位处理，但是并不一定每次都输出舍位进位脉冲。

第二舍位模块输出的滤波相位被送到镜像插值滤波模块，舍位模块输出的舍位进位脉冲被送到同步产生模块。

同步产生模块对模floatir累加器和第二舍位模块输入的进位脉冲信号作“或”的逻辑运算，即只要模floatir累加器或者第二舍位模块有进位脉冲输入，同步产生模块就会产生进位脉冲输出，这个进位脉冲信号作为插值输出同步信号送到镜像插值滤波模块，使镜像插值滤波模块产生一个插值样点，这个进位脉冲信号同时也作为FIFO输入同步信号送到FIFO模块，使镜像插值滤波模块产生的插值样点被打入到FIFO中。

如果模1累加器或者第二舍位模块都没有进位脉冲输入，同步产生模块就不产生进位脉冲输出，所以镜像插值滤波模块不必产生插值样点，当然也没有插值样点被打入到FIFO中。

在同步产生模块的进位脉冲来自第二舍位模块的场合，应该在接下去的那个工作节拍中，在同步产生模块中使用逻辑手段禁止再输出一个同步脉冲，否则会因为多输出一个同步脉冲而造成错误。这里是指插值在前/FIFO在后的结构，所以工作节拍指的是输入样点。

镜像插值滤波模块中的移位串并转换模块每个输入样点都发生一次移位，即每个输入样点上插值公式中插值基点号都增1，每个输入样点上本次插值的输入数据矢量通过移入一个新样点移出一个老样点而得到更新，但是不一定每个输入样点上都有必要产生插值输出，只有在那些产生进位脉冲信号的输入样点上才有必要产生插值输出，而那些不产生进位脉冲信号的输入样点上没有必要产生插值输出。这里之所以称没有必要，是由于产生了插值输出也不会被打入到FIFO中，因为没有相应的FIFO输入信号作用到FIFO上。

可以看到这种实现方式下，配制参数包括floatir、Mir等。

举例。假设：累加器为17bit2进制数，包括1bit整数，16bi小数，最高位权重为1。滤波系数为8bit2进制小数，最高位权重为0.5。Mir/Mor取近似的2进制数为1.875，即1_1110_0000_0000_0000，为17bit2进制数，包括1bit整数，16bi小数，最高位权重为1。以下举5例对其过程进行说明。注意这5例是独立的，之间并没有时序的继承关系，不过可以相互参照以增加理解。

(1)假设上次累加结果为0.25，即0_0100_0000_0000_0000。这个0.25在模floatir累加器中和1相加为1.25，即01_0100_0000_0000_0000，模floatir累加时没有进位。第二舍位模块处理时的中间结果为1_0100_0000，等于1.25，对1.875取模没有进位。由于模floatir累加器和第二舍位模块都没有进位，所以同步产生模块不输出FIFO输入同步，也就是插值输出同步。所以也不用关心舍入模块输出的滤波相位，镜像插值滤波模块也不必进行插值，即使产生了新的插值样点也不会被打入到FIFO中去，因为没有产生FIFO输入同步。

(2)假设上次累加结果为1.25，即1_0100_0000_0000_0000。这个1.25在模floatir累加器中和1相加为2.25，对1.875取模后为0.375，即0_0110_0000_0000_0000，模floatir累加时有进位。经第二舍位模块并处理之后成为0.375，即0110_0000。由于模floatir累加器有进位，所以同步产生模块输出FIFO输入同步，也就是插值输出同步。舍位处理之后的0.375被作为滤波相位送到镜像插值滤波模块。在镜像插值滤波模块中，移位串并转换模块在当前输入同步作用下发生一次移位而使输入数据矢量得到一次更新，同时0.375这个滤波相位产生相应的滤波系数，在插值输出同步作用下对更新后的数据矢量进行滤波，产生一个新的插值样点，而且在FIFO输入同步的作用下，被打入到FIFO中去。0.375这个滤波相位对应的相位号为二进制0110_0000，即十进制96号滤波系数。

(3)假设上次累加结果为0.875，即0_1110_0000_0000_0000。这个0.875在模floatir累加器中和1相加为1.875，对1.875取模后为0，即0_0000_0000_0000_0000，模floatir累加时有进位。经第二舍位模块处理之后为0，即0000_0000。由于模floatir累加器有进位，所以同步产生模块输出FIFO输入同步，也就是插值输出同步。所以舍位处理之后的0被作为滤波相位送到镜像插值滤波模块。在镜像插值滤波模块中，移位串并转换模块在当前输入同步作用下发生一次移位而使输入数据矢量得到一次更新，同时0这个滤波相位产生相应的滤波系数，在插值输出同步作用下对更新后的数据矢量进行滤波，产生一个新的插值样点，而且在FIFO输入同步的作用下，被打入到FIFO中去。0这个滤波相位对应的相位号为二进制0000_0000，即十进制0号滤波系数。

(4)假设上次累加结果为0.875-2^(-10)，即0_1101_1111_1100_0000，这个0.875-2^(-10)在模floatir累加器中和1相加为1.875-2^(-10)，对1.875取模后为1.875-2^(-10)，即1_1101_1111_1100_0000，模floatir累加时没有进位。第二舍位模块处理时的中间结果为1_1110_0000，等于1.875，对1.875取模时有进位，所以输出为0，由于第二舍位模块有进位，所以同步产生模块输出FIFO输入同步，也就是插值输出同步。所以舍位处理之后的0被作为滤波相位送到镜像插值滤波模块。在镜像插值滤波模块中，移位串并转换模块在当前输入同步作用下发生一次移位而使输入数据矢量得到一次更新，同时0这个滤波相位产生相应的滤波系数，在插值输出同步作用下对更新后的数据矢量进行滤波，产生一个新的插值样点，而且在FIFO输入同步的作用下，被打入到FIFO中去。0这个滤波相位对应的相位号为二进制0000_0000，即十进制0号滤波系数。

(5)假设上次累加结果为1.875-2^(-10)，即1_1101_1111_1100_0000，这个1.875-2^(-10)在模floatir累加器中和1相加为2.875-2^(-10)，对1.875取模后为1-2^(-10)，即0_1111_1111_1100_0000，模floatir累加时有进位。第二舍位模块通过4舍5入、模floatir、对1限幅之后1-2^(-10)成为255/256，即二进制1111_1111，舍位时没有进位。由于模floatir累加有进位，所以同步产生模块输出FIFO输入同步，也就是插值输出同步。所以舍位处理之后的255/256被作为滤波相位送到镜像插值滤波模块。在镜像插值滤波模块中，移位串并转换模块在当前输入同步作用下发生一次移位而使输入数据矢量得到一次更新，同时255/256这个滤波相位产生相应的滤波系数，在插值输出同步作用下对更新后的数据矢量进行滤波，产生一个新的插值样点，而且在FIFO输入同步的作用下，被打入到FIFO中去。255/256这个滤波相位对应的相位号为二进制1111_1111，即十进制255号滤波系数。

图13的镜像插值滤波模块的实现框图和工作过程与图7的正常插值滤波模块有两点不同，第一个不同是正常插值与镜像插值的差别，前面已经说明。第二个不同体现在镜像插值滤波模块与正常插值滤波模块工作节奏上。图13的镜像插值滤波模块是在FIFO输入与滤波控制模块输出的进位信号，即FIFO同步信号的控制下工作的。并不是每个输入样点都对应地产生一个进位信号，所以并不是每个输入样点上都进行插值滤波运算，只有FIFO同步信号有效的那些输入样点上才进行插值滤波计算。而图7的正常插值滤波模块中，每个输出样点上都是进行插值运算的。

FIFO输入与滤波控制模块实现变例一：参见图19所示。这种实现方式将图18中的小数累加器修改为整数累加形式。累加器的模为Mir，累加器的输入为Mor。累加器的累加仍旧为每个输入出样点进行一次。累加结果对Mor取模，转换为0～Mor-1范围内的整数，取模前的整数如果小于Mor就不产生累加进位，否则就产生累加进位。累加进位被送到同步产生模块。取模后得结果被到转换到2进制小数模块，除以Mor之后取近似，即进行舍位处理，转换为0～(Mph-1)/Mph范围内的小数形式的滤波相位，舍位过程中也可能产生舍位进位，舍位进位送到同步产生模块。舍位输出被作为滤波相位。同步产生模块和图18相同。

这等于是将图18中转换为2进制小数的操作从累加器的输入移到了累加器的输出。而且由于输入使用整数没有做近似，所以Mir个输入样点之后模Mir累加器总是自动为0，这样不用每隔Mir个输入样点就清一次零。图30中的转换为2进制小数需要使用数字逻辑资源。图19的原理参照图18非常容易理解，不再赘述。

可以看到这种实现方式下，配制参数包括Mir、Mor等。

FIFO输入与滤波控制模块实现变例二：还可以将图18中的累加器的模值由Mir/Mor的近似2进制数修改为Nir*Mir/Mor的近似2进制数，同时将累加器的内部累加修改为每个时钟都进行。其余和图18相同。这里Nir＝输入侧时钟频率/插值输入速率。Nir是正整数。插值输入速率即是通用速率转换的输入速率。这样速率转换的最大输出速率可以提高为输入侧时钟频率。其工作原理参照图18不难理解，不再赘述。

可以看到这种实现方式下，配制参数包括Nir*Mir/Mor的近似2进制数、Mir等。

FIFO输入与滤波控制模块实现变例三：当然将图19中的累加器的模修改为Mir*Nir，同时将累加器的内部累加修改为每个时钟都进行，其余和图19相同。这样相当于是将变例二中的转换为2进制小数的操作从累加器的输入移到了累加器的输出，这样速率转换的最大输出速率可以提高为输入侧时钟频率。其工作原理参照图16及变例二不难理解，不再赘述。

可以看到这种实现方式下，配制参数包括Mir、Mor、Nir等。

下面介绍一下本发明实施例的闭环匀速通用速率转换模块。

闭环匀速通用速率转换模块随着其FIFO模块和插值滤波模块的顺序的不同，有两种实现结构，参见图8和图14所示。

图8和图14相对于图20和图21的结构是相似的。其不同点以图8为例，有如下几点：(1)FIFO输出与滤波控制模块被替换为自适应FIFO输出与滤波控制模块。(2)模块间的信号连线有改变，主要体现为到自适应FIFO输出与滤波控制模块的连线：输入侧时钟和输出侧时钟都接到了自适应FIFO输出控制和滤波系数产生模块作为输入，而且插值输入同步信号也被连到了自适应FIFO输出控制和滤波系数产生模块作为输入。在图8和图14中，需要通过输入侧和输出侧的时钟频率的起伏变化来产生滤波相位和FIFO输入与FIFO输出同步信号，是一个闭环的形式，所以称为闭环方式。(3)滤波系数表、FIFO填充计数两种信号为虚线。滤波系数表这根线为虚线，是由于滤波系数产生有两种方法，滤波系数表只有在查表法中才会用到，逐点计算法不用。FIFO填充计数到自适应FIFO输出与滤波控制这根线为虚线，是由于自适应FIFO输出与滤波控制有填充计数与时钟锁相两种自适应控制方式。FIFO填充计数只有在填充计数方式中才会用到，时钟锁相方式是不用的。(4)在闭环结构中，FIFO的深度Nfifo一般要大于前面推荐的4。这是由于环路在调整过程中会引入填充计数的波动，需要增加Nfifo以满足这部分波动的要求。比如可以考虑将Nfifo修改为8。(5)配制参数随自适应实现方式而不同。请参见自适应FIFO输入与滤波模块部分。

可见，图8和图14相对于图7和图13的主要差异在于自适应FIFO输出与滤波控制模块与自适应FIFO输入与滤波控制模块。其工作原理介绍如下。

可以看到，图8和图14相对于图7和图13的结构是相似的。其不同点以图14为例，有如下几点：(1)FIFO输出与滤波控制模块被替换为自适应FIFO输出与滤波控制模块。(2)模块间的信号连线有改变，主要体现为到自适应FIFO输出与滤波控制模块的连线：输入侧时钟和输出侧时钟都接到了自适应FIFO输出控制和滤波系数产生模块作为输入，而且插值输入同步信号也被连到了自适应FIFO输出控制和滤波系数产生模块作为输入。在图8和图14中，需要通过输入侧和输出侧的时钟频率的起伏变化来产生滤波相位和FIFO输入与FIFO输出同步信号，是一个闭环的形式，所以称为闭环方式。(3)滤波系数表、FIFO填充计数两种信号为虚线。滤波系数表这根线为虚线，是由于滤波系数产生有两种方法，滤波系数表只有在查表法中才会用到，逐点计算法不用。FIFO填充计数到自适应FIFO输出与滤波控制这根线为虚线，是由于自适应FIFO输出与滤波控制有填充计数与时钟锁相两种自适应控制方式。FIFO填充计数只有在填充计数方式中才会用到，时钟锁相方式是不用的。(4)在闭环结构中，FIFO的深度Nfifo一般要大于前面推荐的4。这是由于环路在调整过程中会引入填充计数的波动，需要增加Nfifo以满足这部分波动的要求。比如可以考虑将Nfifo修改为8。(5)配制参数随自适应实现方式而不同。请参见自适应FIFO输入与滤波模块部分。

可见，图8和图14相对于图7和图13的主要差异在于自适应FIFO输出与滤波控制模块与自适应FIFO输入与滤波控制模块。其工作原理介绍如下。

自适应FIFO输出与滤波控制模块工作原理：

图20为时钟锁相控制方式自适应FIFO输出与滤波控制模块内部框图。所谓时钟锁相控制方式，是使用输入侧时钟和输出侧时钟的相位比较结果作为反馈量的。其工作过程如下：

首先，要将输入侧时钟的同步信息转换到输出侧时钟域，这是通过锁相环进行的。图20中有两个Ndiv分频器、鉴频鉴相器、滤波器以及模1累加器，组成了一个锁相环路。因为从图20中可以看到模1累加器的累加进位脉冲信号被反馈到上面那个Ndiv分频器的输入端，成为一个环路。

在这个锁相环路中：下面那个Ndiv分频器是工作在输入侧时钟域中的；鉴频鉴相器的输入部分为异步电路，输出部分是工作在输出侧时钟域中的；其余模块都是工作在输出侧时钟域中的。

当FIFO输入同步的频率大于FIFO输出同步的频率的时候，通过分频和鉴频鉴相之后，会使鉴频鉴相器输出上升，滤波器输出也随之上升，使模1累加进位脉冲相位提前，进而使FIFO输出同步频率上升。当FIFO输入同步的频率小于FIFO输出同步的频率的时候，会经历一个相反的调整过程。所以，当FIFO输入同步频率发生变化的时候，会导致FIFO输出同步的频率发生相应的变化。

通过这个锁相环路，起到两个作用：(1)将输入侧时钟域中的FIFO输入同步信号的相位变化信息转换到输出侧时钟域，(2)环路锁定之后，FIFO输出同步信号的平均频率＝FIFO输入同步信号的频率。这样就保证了在一段时间内看，FIFO输入数据和输出数据个数总是相等的，FIFO填充计数的平均值被稳定在其标称值上。

可以看到这种实现方式下，配制参数包括滤波器的参数(如级数和带宽等)、Ndiv等。

时钟锁相方式变例：也可以直接使用输入侧时钟代替FIFO输入同步信号，与输出同步信号一起作为反馈量，来实现自适应FIFO输出与滤波控制模块，内部框图参见图21所示。

由于输入侧时钟频率/FIFO输入同步信号频率＝Nir。比照图20，图21是很容易理解的。不再赘述。

可以看到这种实现方式下，配制参数包括滤波器的参数(如级数和带宽等)、Ndiv、Nir等。

图22为填充计数控制方式自适应FIFO输出与滤波控制模块内部框图。

所谓填充计数控制方式，是使用填充计数值作为反馈量的。参见图22所示，填充计数自适应控制方式下的自适应FIFO输出与滤波控制模块的工作过程如下：

首先，FIFO的填充计数被送到一个相减器，和填充计数的标称值作相减，即相减器的输出等于填充计数减去填充计数标称值。相减器的输出被送到滤波器进行平滑，滤波器输出被送到模1累加器作累加。

当填充计数大于填充计数标称值时，相减输出大于0，经过滤波器之后使滤波器输出升高，使模1累加产生进位的频率升高，即FIFO输出同步的频率升高，使填充计数值下降。当填充计数小于填充计数标称值时，将经历一个相反的调整过程，使填充计数值上升。这个负反馈机制使得填充计数的平均值等于其标称值。

可以看到这种实现方式下，配制参数包括滤波器的参数(如级数和带宽等)、填充计数标称值等。

下面针对图14的闭环匀速通用速率转换模块中的自适应FIFO输入与滤波控制模块进行说明。

自适应FIFO输入与滤波控制模块的作用是当输入侧时钟或者输出侧时钟频率变化的时候，也就是速率转换的速率比变化的时候，会相应地自动调整图14中的FIFO输入同步频率和滤波相位变化的节奏，以保证信号的幅相信息随时间的变化信息被正确地从一个速率转换到另一个速率，而且同时保持FIFO的填充计数的稳定。

同自适应FIFO输出与滤波控制模块一样，自适应FIFO输入与滤波控制模块也有两类自适应控制方式：(1)时钟锁相自适应控制方式，(2)填充计数自适应控制方式。

图23为时钟锁相控制方式自适应FIFO输入与滤波控制模块内部框图。所谓时钟锁相控制方式，是使用输入侧时钟和输出侧时钟的相位比较结果作为反馈量的。参见图23所示，时钟锁相自适应控制方式下的自适应FIFO输入与滤波控制模块工作过程如下：

首先，要将输入侧时钟的同步信息转换到输出侧时钟域，这是通过锁相环进行的。图23中有两个Ndiv分频器、鉴频鉴相器、滤波器以及模1累加器，组成了一个锁相环路。因为从图23中可以看到变模累加器的累加进位脉冲信号被反馈到上面那个Ndiv分频器的输入端，成为一个环路。

在这个锁相环路中：下面那个Ndiv分频器是工作在输出侧时钟域中的；鉴频鉴相器的输入部分为异步电路，输出部分是工作在输入侧时钟域中的；其余模块都是工作在输入侧时钟域中的。

FIFO输入同步和FIFO输出同步各自分频之后会在鉴频鉴相器中去比较频率和相位的差异，鉴频鉴相的结果被送到滤波器进行平滑，滤波器输出被送到变模累加器作为变模累加器的模，即累加输出等于上次累加输出加上1，然后对滤波器的输出取模。

当FIFO输出同步的频率大于FIFO输入同步的频率的时候，通过分频和鉴频鉴相之后，会使鉴频鉴相器输出下降，滤波器输出也随之下降，使变模累加器的模变小，使变模累加产生进位的频率升高，进而使FIFO输入同步的频率升高。当FIFO输出同步的频率小于FIFO输入同步的频率的时候，会经历一个相反的调整过程。所以，当FIFO输出同步频率发生变化的时候，会导致FIFO输入同步的频率发生相应的变化。

通过这个锁相环路，起到两个作用：(1)将输出侧时钟域中的FIFO输出同步信号的相位变化信息转换到输入侧时钟域，(2)环路锁定之后，FIFO输出同步信号的平均频率＝FIFO输入同步信号的频率。这样就保证了在一段时间内看，FIFO输入数据和输出数据个数总是相等的，FIFO填充计数的平均值被稳定在其标称值。

可以看到这种实现方式下，配制参数包括滤波器的参数(如级数和带宽等)、Ndiv、Mir等。

时钟锁相方式变例：也可以直接使用输入侧时钟代替FIFO输入同步信号，与输出同步信号一起作为反馈量，来实现自适应FIFO输入与滤波控制模块，如图24所示。

由于输入侧时钟频率/FIFO输入同步信号频率＝Nir。所以对照图23，图24是很容易理解的。可以看到这种实现方式下，配制参数包括滤波器的参数(如级数和带宽等)、Ndiv、Mir、Nir等。

图25为填充计数控制方式自适应FIFO输入与滤波控制模块内部框图。所谓填充计数控制方式，是使用填充计数值作为反馈量的。填充计数自适应控制方式下的自适应FIFO输入与滤波控制模块其工作过程如下：

首先，FIFO的填充计数被送到一个相减器，和填充计数的标称值作相减，即相减器的输出等于填充计数减去填充计数标称值。相减器的输出被送到滤波器进行平滑，滤波器输出被送到变模累加器作为变模累加器的模，即累加输出等于上次累加输出加上1，然后对滤波器输出取模。

当填充计数大于其标称值时，相减输出大于0，经过滤波器之后使滤波器输出增大，使变模累加器的模增大，使变模累加产生进位的频率降低，进而使FIFO输入同步的频率降低，使FIFO填充计数值下降。当填充计数小于填充计数标称值时，将经历一个相反的调整过程，使填充计数值上升。这个负反馈机制使得填充计数的平均值等于其标称值。可以看到这种实现方式下，配制参数包括滤波器的参数(如级数和带宽等)、填充计数标称值、Mir等。

基于上述本发明实施例的通用数字发射机和通用数字接收机，本发明实施例还提供了数字信号的发射处理方法和数字信号的接收处理方法。

本发明实施例提供的一种数字信号的发射处理方法可以这样实现：

A.用于对来自基带中射频接口模块的下行基带信号，进行通用多相插值滤波处理，实现信号速率的分数倍转换；

B.对经过分数倍转换的信号进行整数速率转换处理；

C.对经过整数速率转换的信号进行预失真、数字变频处理后输出给数模转换DAC单元。

本发明实施例提供的一种数字信号的接收处理方法可以这样实现：

A.将来自DAC的模拟信号进行下变频处理；

B.将收到的经过下变频处理后的信号进行整数速率转换处理；

C.用于对经过整数速率转换处理的信号进行通用多相插值滤波处理，实现信号速率的分数倍转换。

本发明实施例通过使用与速率比无关的实现结构，即所谓的通用速率转换技术，解决了现有技术中实现结构和速率比有关这个最关键的问题，从而具有一系列的优点：

(1)实现结构和速率比无关

几乎任意的速率比都是同一套处理电路。

(2)实现资源和速率比无关

几乎任意的速率比都只需要相同的实现资源。这是由第(1)点的优点直接导致的。

(3)比较好地平衡了时钟的单一性和实现资源这一对矛盾

多种基带处理速率ADC和DAC使用单一频率的工作时钟，可以用VCXO来实现，时钟性能好。多种基带处理使用的是同一套数字硬件。只要通过软件重新配置，就可以使中射频子系统的数字收发通道在不同的基带速率之间切换。

(4)由于多种基带业务的ADC/DAC时钟频率相同，可以方便地选择合适的接收中频和发射中频。

(5)本发明提供的闭环实现方案，不必使用相干时钟，即接口时钟和数字时钟可以各自自由振荡，这使数字时钟电路得以简化。两个时钟相干的意思是使用相同的时钟作为参考进行锁相，或者一个时钟已另一个时钟作为参考进行锁相。

(6)非技术层面的优点

由于对于不同基带速率无须重新开发相关硬件，这节省了研发成本；没有多个硬件版本；有利于产品的快速升级；节省了运营商的先期投资；市场响应速度快；有一系列的优点。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。此段为说明书的最后一段。