实质上不受温度影响的延迟链

摘要

实质不受温度影响的延迟链及产生温度补偿信号的方法及装置，如用于提供于特定范围及温度范围具有延迟现象的信号至一存储阵列的感应放大器。对应一起始信号以产生一可变信号。时钟信号产生阻抗的附加负载以耦接至可变信号，如经由控制电路产生温度补偿信号。

说明书

技术领域

本发明是通常有关于一种时钟集成电路，且特别是有关一种具有于特定范围及温度范围延迟的信号的集成电路。

背景技术

多种具有不同功效的集成电路皆具有高速时钟而使在时序上有精确的需求。举例而言，在某些存储装置，感应放大器于一时钟周期内感应数据，因此使得对应至读取数据的数据输出时间必须精准地掌控。然而，因为半导体因不同温度而变化的行为，使得于集成电路产生的信号于一温度范围内的精确延迟为一重要的问题。

解决温度变化的一种方法是使用一设计方法论：“最劣状况”的模拟方法。例如低估电路的状态的方法，而会导致较昂贵的多余设计。而较迫切需要的方法是使集成电路可满足于时序上的需求，且不需多余及过度的昂贵设计。

发明内容

根据本发明的目的，提出一种在集成电路产生温度补偿信号的方法。可变信号具有可变特征值如电压或电流，在第一时间点是在集成电路中的某部分对应起始信号而产生可变信号。集成电路中产生时钟信号，时钟信号作用于集成电路的多个负载。对应于时钟信号，多个负载的附加阻抗以可变信号耦接至电路的此部分。当可变信号的可变特征值达到参考电平时，集成电路于第二时间点产生一信号。此信号的特性是由于于第一时间点与第二时间点之间之一特定范围及一温度范围的延迟现象决定。

在多个实施例中，时钟信号是经由控制电路产生温度补偿信号，时钟信号使复合负载的附加阻抗依次以可变信号与集成电路的此部分耦接。

根据本发明的另一目的提出一种集成电路装置。集成电路装置具有一用于负载具有可变特征值的可变信号的电路、时钟电路，复合阻抗及输出端。电路对应第一时间点的起始信号以负载可变信号。时钟电路例如为环型振荡器，用于产生时钟信号。复合阻抗系耦接至时钟电路及电路，且有一总和阻抗对应至时钟信号而增加。输出端耦接至电路及于第二时间点输出信号，此信号的特性是由第一时间点与第二时间点之间的特定范围及温度范围时的延迟现象决定。

根据本发明的另一目的提出一种制造集成电路的方法。首先，提供半导体基板。对应于第一时间点的起始信号形成一电路，以负载具可变特征值的可变信号。而后，于半导体基板上形成时钟电路以产生时钟信号。之后，在半导体基板上形成复合阻抗耦接至时钟电路及电路，复合阻抗是具有一总和阻抗对应时钟信号而增加。接着，在半导体基板形成输出端耦接至电路，输出端于第二时间点输出一信号。此信号的特性是由第一时间点与第二时间点之间的特定范围及一温度范围的延迟现象决定。

在多个实施例中，信号是提供时序给感应放大器。此感应放大器耦接至一存储阵列，而上述的二者包含于依本发明提出的部分实施例。

在许多实施例中，温度与可变信号的关联是显而易见的，可变信号例如由反相器产生，耦接至固定负载且随着温度的下降而变化迅速。为了补偿此温度的关联性，一时钟信号用于使附加阻抗与可变信号耦接。时钟信号的产生速度随着温度的下降而变快，随着温度的上升而变慢。当温度下降，时钟信号的产生速度较快，附加阻抗耦接至可变信号的速度加快。当温度上升，时钟信号的产生速度较慢，附加阻抗耦接至可变信号的速度下降。精确地选择复合阻抗，使延迟现象在至少120度的温度范围实质上为一常数。在部分实施例中，延迟现象于至少摄氏120度的温度范围时，变动不会超过1纳秒。一实施例中，电路对应起始信号以于10纳秒的延迟后产生一信号，信号于至少摄氏160度的温度范围变化不会超过2纳秒。

时钟信号的多个信号沿会是连续或是不连续的下降沿或上升沿，是决定于N型或P型的晶体管性质及电路本身的设定。控制电路接收时钟信号的多个信号沿及输出控制信号，控制信号系对应时钟信号的每一信号沿增加复合阻抗的总和阻抗。部分实施例中，控制信号导通电性连接附加阻抗与可变信号的NMOS晶体管。于一实施例中，可变信号的可变特征值上升至参考电平，可变信号的初始值是为低电平，例如接地。部分实施例中，控制信号导通电性连接附加阻抗及可变信号的PMOS晶体管。于一实施例中，可变信号的可变特征值下降至此参考电平时，可变信号的初始值是为高电平，例如是提供电源的电压。

在部分实施例中，可变信号的电平是由电平检测器所检测，并与参考电平加以比较，于可变信号到达参考电平后产生信号。

根据本发明的另一目的提出一种于集成电路产生温度补偿输出的方法。对应集成电路在第一时间点的一起始信号，触发集成电路的第一电路以执行第一电路的主函数及产生主函数输出信号，及触发集成电路的第二电路以于第二时间点产生第二信号。第二信号在第一时间点及第二时间点之间的特定范围具有延迟现象。此延迟现象是与主函数输出并无关联。此主函数输出信号于延迟现象后是被允许通过集成电路中的其它电路。

根据本发明的另一目的提出一种且有多个电路的集成电路。第一电路对应第一时间点的起始信号，以执行主函数及产生主函数输出信号。第二电路对应起始信号，在第二时间点产生第二信号。第二信号在第一时间点与第二时间点之间的特定范围内具有延迟现象。此延迟现象与主函数输出的时间无关联。第三电路耦接至第一电路及第二电路，以及接收主函数输出信号与第二信号。第三电路允许主函数输出信号于延迟现象通过集成电路中的其它电路。

在部分实施例中，藉对应起始信号而触发的时钟信号以控制此延迟现象，以使延迟现象与主函数输出无关联性。

附图说明

第1图绘示图是为校正信号时序的电路及任务函数电路的示意方块图。

第2图绘示图是为具有存储阵列及校正信号时序的电路的集成电路的示意方块图。

第3图绘示图是为校正信号时序的电路的示意方块图。

第4图绘示图是为简化时钟电路的电路图。

第5图绘示图是为藉时钟信号控制附加阻抗的控制电路的电路图。

第6图绘示图是为根据控制电路加至可变信号的复合阻抗的电路图。

第7图绘示图是为时钟电路及控制电路的波形时序图。

第8A及8B图是为可变信号于不同的温度且于一特定范围及温度范围产生延迟现象的电压轨迹图。

第9图是为一实施例于特定范围及温度范围产生延迟现象的流程图。

[主要元件标号说明]

120：任务函数电路

130：温度补偿电路

140：电路

205：存储集成电路

210：地址传输检测器

220：温度补偿电路

230：感应放大器

240：地址解码器

250：存储阵列

310：时钟电路

320：控制电路

325：复合负载

330、340、Z0 610、Z1 620、Z2 630、Z3 640、Z4 650：负载

350：电平检测器

430：NOR门

440、450、460、470：反相器

515、525、526、535、536、545、546、555、556：p型晶体管

517、527、537、547、557、611、612、613、621、622、623、631、632、633、641、642、643、651、652、653、654：n型晶体管

512、514、522、524、532、534、542、544、552、554、582、585、588、591、680：反相器

581、584、587、590：NAND门

具体实施方式

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：

请参照第1图，其绘示是为温度补偿电路130及任务函数电路120的示意方块图。任务函数电路120包括多个电路，此些电路是用于使集成电路如同一整个或特定函数方块。温度补偿电路130及任务函数电路120皆接收起始信号110。接收起始信号110之后，温度补偿电路130产生精确度为n纳秒(nanosecond)的温度补偿信号135，且不论周边的温度在一个宽广的温度范围之内，例如-45度～125度。电路140将时间输出信号视为启动信号及产生输出信号145，输出信号145是以任务函数输出信号125为基准。电路140亦放大任务输出信号125以产生输出信号145。因此，多个实施例在任何的集成电路皆可达到相当功效，使集成电路的温度补偿电路的输出及输入信号遵行固定且明确的延迟关联而不论周边的温度状态。

请参照第2图，其绘示是为存储集成电路205的示意方块图。存储阵列250接收地址解码器240输出的多个信号以存取于存储阵列中250的特定单元或方块。感应放大器230读取存储阵列250中的储存数值。温度补偿电路220必须正确地为感应放大器230提供时钟，以使存储阵列250产生的位线电压的振幅有精确的时序而不论周边的温度状态如何。温度补偿电路依据时钟的速度以调整附加阻抗的增加速度，而维持感应放大器的时序当于一特定时间范围及一温度范围。

请参照第3图，其绘示是为温度补偿电路的示意方块图。时钟电路310产生时钟以定义复合负载325的附加阻抗增加至可变信号370的速度。控制电路320接收时钟电路310产生的时钟，及产生温度补偿信号以选择增加至可变信号370的复合负载325的附加阻抗。除了列出的负载330及负载N340之外，复合负载325包括任何的附加负载以符合控制电路320的输出。举例而言，于一实施例中控制电路320选择5个可行的负载，于复合负载325中包括5个负载。复合负载325中有愈多的负载可使延迟现象的时钟控制更为精准。起始信号305，较佳地为时序信号，耦接至时钟电路310、控制电路320及多电平阻抗325，以及使于特定范围及温度范围具延迟现象的输出信号355开始产生。电平检测器350于可变信号370达到由电平检测器350提供的参考电平358后，产生输出信号355。

请参照第4图，其绘示是为简化时钟电路的电路图。时钟电路例如为所示的环型振荡器。NOR门430、反相器440、反相器450、反相器460及反相器470是为串联，如前一个反相器的输出端耦接至其次的反相器的输入端。最后一个反相器470的输出端则耦接至NOR门430的输入端。反相器的数目可变动以调整时钟电路的速度。反相器数目的增加会减慢时钟电路的速度，反相器数目的减少会加快时钟电路的速度。在讨论的实施例中，环型振荡器提供两个信号，反相器470输入端的时钟A 410及反相器470输出端的时钟B 420。因为时钟A 410及时钟B 420分别来自反相器的输入及输出端，时钟A 410及时钟B 420几乎是彼此互补的信号，尽管时钟B 420因反相器470的处理而相对于时钟A 410有相关的传输延迟现象。

请参照第5图，其绘示为藉时钟信号控制附加阻抗的控制电路的电路图。此例中的控制电路包括有5个层级。其它实施例则包括不同的级数，例如控制对应的阻抗数目递增以加入可变信号。

第一级包括p型晶体管515、n型晶体管517及反相器512及514。p型晶体管515的栅极耦接至时钟A 410，其第一电流承载端耦接至供应电压VD570，其第二电流承载端耦接至端点518。n型晶体管517的栅极耦接至起始信号305，其第一电流承载端耦接至端点518，其第二电流承载端耦接至地580。反相器512及反相器514是耦接而成一锁存电路，锁存电路是耦接至端点518及519。端点518提供信号P1B，端点519提供信号P1。

第二级包括p型晶体管525及526、n型晶体管527及反相器522及524。p型晶体管525的栅极耦接至时钟B 420，其第一电流承载端耦接至供应电压VD 570，其第二电流承载端耦接至p型晶体管526的电流负载端。p型晶体管526的栅极耦接至端点519，其第一电流承载端耦接至p型晶体管525的电流承载端，其第二电流承载端耦接至端点528。n型晶体管527的栅极耦接至起始信号305，其第一电流承载端耦接至端点528，其第二电流承载端耦接至地580。反相器522及反相器524耦接而成一锁存电路，锁存电路耦接至端点528及529。端点528提供信号P2B，端点529提供信号P2。

第三级包括p型晶体管535及536、n型晶体管537及反相器532及534。p型晶体管535的栅极耦接至时钟A 410，其第一电流承载端耦接至供应电压VD 570，其第二电流承载端耦接至p型晶体管536的电流承载端。p型晶体管536的栅极耦接至端点529，其第一电流承载端耦接至p型晶体管535的电流承载端，其第二电流承载端耦接至端点538。n型晶体管537的栅极耦接至起始信号305，其第一电流承载端耦接至端点538，其第二电流承载端耦接至地580。反相器532及反相器534系耦接而成一锁存电路，锁存电路是耦接至端点538及539。端点538提供信号P3B，端点539提供信号P3。

第四级包括p型晶体管545及546、n型晶体管547及反相器542及544。p型晶体管545的栅极耦接至时钟B 420，其第一电流承载端耦接至供应电压VD 570，其第二电流承载端耦接至p型晶体管546的电流承载端。p型晶体管546的栅极耦接至端点539，其第一电流承载端耦接至p型晶体管545的电流承载端，其第二电流承载端耦接至端点548。n型晶体管547的栅极耦接至起始信号305，其第一电流承载端耦接至端点548，其第二电流承载端耦接至地580。反相器542及反相器544系耦接而成一锁存电路，锁存电路是耦接至端点548及549。端点548提供信号P4B，端点549提供信号P4。

第五级包括p型晶体管555及556、n型晶体管557及反相器552及554。p型晶体管555的栅极耦接至时钟A 410，其第一电流承载端耦接至供应电压VD 570，其第二电流承载端耦接至p型晶体管556的电流承载端。p型晶体管556的栅极耦接至端点549，其第一电流承载端耦接至p型晶体管555的电流承载端，其第二电流承载端耦接至端点558。n型晶体管557的栅极耦接至起始信号305，其第一电流承载端耦接至端点558，其第二电流承载端耦接至地580。反相器552及反相器554耦接而成一锁存电路，锁存电路耦接至端点558及559。端点558提供信号P3B，端点539提供信号P3。

下列叙述组合的逻辑电路。NAND门581接收信号P1B 518及信号P2 529，其输出端耦接至反相器582的输入端。反相器582输出信号Q2 583。NAND门584接收信号P2B 528及信号P3 539，其输出端耦接至反相器585的输入端。反相器585输出信号Q3 586。NAND门587接收信号P3B 538及信号P4 549，输出端耦接至反相器588的输出端。反相器588输出信号Q4 589。NAND门590接收信号P4B 548及信号P5 559，输出端耦接至反相器591的输入端。反相器591输出信号Q5 592。

请参照第6图，其绘示为根据控制电路加至可变信号的复合阻抗的电路图。本例中的复合阻抗包括有5级的阻抗。其它实施例则包含不同数量的阻抗，举例来说为了更佳的控制而递增阻抗于可变信号。

反相器680，对应起始信号305而于输出端682产生可变信号，并使其自低电平升至高电平。在别的实施例中，反相器680对应起始信号305而输出可变信号，并使其自高电平降至低电平。

第一级阻抗包括n型晶体管611、612及613及负载Z0 610。n型晶体管611的栅极耦接至信号P1 519，其第一电流承载端耦接至输出端690，其第二电流承载端耦接至端点682。n型晶体管612的栅极耦接至信号P1B 518，其第一电流承载端耦接至输出端690，其第二电流承载端耦接至端点605。n型晶体管613的栅极耦接至起始信号305，其第一电流承载端耦接至端点605，其第二电流承载端耦接至地580。负载Z0 610耦接至端点605及615之间。

第二级阻抗包括n型晶体管621、622及623及负载Z1 620。n型晶体管621的栅极耦接至信号Q2 583，其第一电流承载端耦接至输出端625，其第二电流承载端耦接至端点682之间。n型晶体管622的栅极耦接至信号P2B528，其第一电流承载端耦接至端点615，其第二电流承载端耦接至端点625。n型晶体管623的栅极耦接至起始信号305，其第一电流承载端耦接至端点625，其第二电流承载端耦接至地580。负载Z1620耦接至端点625及635。

第三级阻抗包括n型晶体管631、632及633及负载Z2630。n型晶体管631的栅极耦接至信号Q3586，其第一电流承载端耦接至输出端635，其第二电流承载端耦接至端点682。n型晶体管632的栅极耦接至信号P3B 538，其第一电流承载端耦接至端点635，其第二电流承载端耦接至端点645。n型晶体管633的栅极耦接至起始信号305，其第一电流承载端耦接至端点645，其第二电流承载端耦接至地580。负载Z2 630耦接至端点645及655之间。

第四级阻抗包括n型晶体管641、642及643及负载Z3 640。n型晶体管641的栅极耦接至信号Q4 589，其第一电流承载端耦接至输出端655，其第二电流承载端耦接至端点682。n型晶体管642的栅极耦接至信号P4B 548，其第一电流承载端耦接至端点655，其第二电流承载端耦接至端点665。n型晶体管643的栅极耦接至起始信号305，其第一电流承载端耦接至端点665，其第二电流承载端耦接至地580。负载Z3 640耦接至端点665及675之间。

第五级阻抗包括n型晶体管651、652、653及654，及负载Z4 650。n型晶体管651的栅极耦接至信号Q5592，其第一电流承载端耦接至输出端675，其第二电流承载端耦接至端点682。n型晶体管652的栅极耦接至信号P5B 558，其第一电流承载端耦接至端点675，其第二电流承载端耦接至端点685。n型晶体管653的栅极耦接至起始信号305，其第一电流承载端耦接至端点685，其第二电流承载端耦接至地580。n型晶体管654的栅极耦接至起始信号P5B 558，其第一电流承载端耦接至端点695，其第二电流承载端耦接至端点682。负载Z4 650耦接至端点685及端点695之间。

请参照第7图，其绘示为时钟电路及控制电路的波形时序图。时钟A 410及时钟B 420分别来自一环型振荡器中的一反相器的输入及输出端。因此，时钟A 410及时钟B 420几乎是彼此互补的信号。控制电路对应起始信号而动作。

请同时参照第5图及第7图，反相器512及514，反相器522及524，反相器532及534，反相器542及544，反相器552及554组成的锁存电路于初始时分别于端点518 P1B、端点528P2B、端点538 P3B、端点548 P4B及端点558P5B储存低电平值。起始信号305导通n型晶体管517、527、537、547及557后，即储存此些低电平值。起始信号305亦于端点P1 519、端点P2 529、端点P3 539、端点P4 549及端点P5 559储存一高电平值。接着，时钟A 410第一次的下降沿，p型晶体管515导通并于端点518 P1B储存一高电平值，于端点519 P1储存一低电平值。时钟A 410的下降沿亦导通p型晶体管535及555。然而，端点538 P3B及558 P5B仍维持低电平，则是因为端点529 P2的高电平使介于其中的晶体管536截止，端点549 P4的高电平使介于其中的晶体管556截止。

接下来的时钟B 420第一次下降沿，p型晶体管525导通，而端点528 P2B储存高电平及端点529 P2储存低电平。在时钟A 410前一下降沿后，介于其中的p型晶体管526因端点519 P1储存的低电平而导通。时钟B 420的下降沿亦导通p型晶体管545。然而，因为输点539 P3的高电平使介于其中的p型晶体管546截止，而使端点548 P4B维持低电平。

接下来的时钟A 410第二次下降沿，p型晶体管535导通，而端点538 P3B储存高电平及端点539 P3储存低电平。在时钟B 420前一下降沿后，介于其中的p型晶体管536因端点529 P2储存的低电平而导通。时钟A 410的下降沿亦导通p型晶体管555。然而，因为端点549 P4的高电平使介于其中的p型晶体管556截止，而使端点558 P5B维持低电平。

接下来的时钟B 420第二次下降沿，p型晶体管545导通，而端点548 P4B储存高电平及端点549 P4储存低电平。在时钟A 410前一下降沿后，介于其中的p型晶体管546因端点539 P3储存的低电平而导通。

接下来的时钟A 410第三次下降沿，p型晶体管555导通，而储存端点558 P5B的高电平及端点559 P5的低电平。在时钟B 420前一下降沿后，介于其中的p型晶体管556因端点549 P4储存的低电平而导通。

因此，随着时钟A 410及时钟B 420的下降沿之间的每一时钟下降沿，控制电路的附加锁存元件改变其储存的数值。

组合的逻辑电路产生信号583 Q2、586 Q3、589 Q4及592 Q5，其为高电平的时间皆为时钟信号的周期的一半。NAND门581及反相器582产生的信号583 Q2，其是在信号518 P1B提升至高电平之后提升至高电平，且于信号P2 529下降至低电平之后下降至低电平。NAND门584及反相器585产生的信号586 Q3，其是在信号528 P2B提升至高电平之后提升至高电平，且于信号P3 539下降至低电平之后下降至低电平。NAND门587及反相器588产生的信号589 Q4，其系于信号538 P3B提升至高电平之后提升至高电平，且于信号P4 549降至低电平之后降至低电平。NAND门590及反相器591产生的信号592 Q5，其系于信号548 P4B提升至高电平之后提升至高电平，且于信号P5559降至低电平之后降至低电平。

请参照第6图，控制电路中每一附加锁存元件改变其储存的数值，而使一附加阻抗耦接至于反相器680的端点682的可变信号。因为控制电路于初始时，于端点519 P1为高电平，于Q2 583、Q3 586、Q4 589、Q5 592、Q2 583及P5B 558为低电平。n型晶体管611于初始时导通，n型晶体管621、631、641、651及654于初始时截止。因此，负载Z0 610、Z1 620、Z2 630、Z3 640及Z4 650并未耦接至端点682的可变信号。结果，可变信号于初始时相对的上升较快。

随着附加负载耦接至可变信号，可变信号的上升速度因而下降。因此，随着时钟A 410及时钟B 420的下降沿之间的每一下降时钟信号沿，附加负载即耦接至可变信号。随着时钟A 410的第一个下降沿，端点518 P1B储存一高电平，端点519 P1储存一低电平。N型晶体管611截止，n型晶体管612及621导通。负载Z0 610耦接至可变信号，亦为端点682及输出端690之间且经n型晶体管621及612的电路通路的一部分。

随着时钟B 420的第一个下降沿，端点528 P2B储存一低电平，端点529P2储存一低电平。N型晶体管621截止，n型晶体管622及631导通。负载Z1620耦接至可变信号，亦为端点682及输出端690之间且经n型晶体管631及622的电性通路的一部分。

随着时钟A 410的第二个下降沿，端点538 P3B储存一高电平，端点539P3储存一低电平。N型晶体管631截止，n型晶体管632及641导通。负载Z2 630耦接至可变信号，亦为端点682及输出端690之间且经n型晶体管641及632的电路通路的一部分。

随着时钟B 420的第二个下降沿，端点584 P4B储存一高电平，端点549P4储存一低电平。N型晶体管641截止，n型晶体管642及651导通。负载Z3 640耦接至可变信号，亦为端点682及输出端690之间且经n型晶体管651及642的电性通路的一部分。

随着时钟A 410的第三个下降沿，端点558 P5B储存一高电平，端点559P5储存一低电平。N型晶体管651截止，n型晶体管652及654导通。负载Z4 650耦接至可变信号，亦为端点682及输出端690之间且经n型晶体管654及652的电路通路的一部分。

请参照第8A图及第8B图，其绘示系为可变信号于不同的温度且于一特定范围及温度范围产生延迟现象的电压轨迹图。第8A图表示可变信号于三种不同温度产生的曲线。曲线810对应的周边温度为摄氏-45度。曲线820对应的周边温度为摄氏25度。曲线830对应的周边温度为摄氏125度。曲线810、820及830于点840实质上相交。决定延迟现象的时段是于起于起始信号，结束于对应不同的周边温度的多个曲线的相交点。第8B图表示电平检测器的输出曲线850及860。当可变信号于对应的温度达到一参考值时，则电平检测器产生输出信号。于第8A及8B图，时间间隔于点840结束，且电平检测器于点840输出的状态转变约70纳秒。

第9图为一实施例于特定范围及温度范围产生延迟现象的流程图。于步骤910，接收起始信号。于步骤920，产生一可变信号。于步骤930，产生时钟信号的信号沿。于步骤940，附加阻抗耦接至主函数方块。在步骤920、930及940，主函数方块系于接收起始信号后动作。因此，产生温度补偿信号的时间与主函数方块产生的输出信号的时间无关。于步骤960，等待可变信号达到一参考电平。于步骤970，在起始信号之后，随着于特定范围及温度范围之延迟现象，产生一信号。于步骤980，在起始信号之后，在一温度独立延迟现象产生一信号，举例而言，感应放大器产生一信号。于步骤990，停止温度补偿函数。

综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用于限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。