带由分离读写信号驱动逻辑行解码器电路的边读边写闪存

摘要

闪存装置能包括本地行解码器电路，其配置为响应从本地行解码器电路外部提供到该本地行解码器电路的分开的读和写控制信号来驱动耦合到闪存的存储体的字线。所以，多重本地行解码器电路能被向其提供分开的读和写控制信号的单个全局行解码器电路所控制。通过将用于解码地址的组合逻辑电路置于全局行解码器电路而非本地行解码器电路中，可以减少本地行解码器电路的体积，从而减小了闪存装置的体积。例如，根据本发明的一些实施例，用于地址解码的与非逻辑电路定位于全局行解码器电路中，因此，允许减少分配给本地行解码器电路的区域。而且，由于在闪存装置中可以由许多本地行解码器电路实现，所以闪存装置的总体积可以减小。

说明书

优先权

本发明于2002年8月14日在韩国知识产权局提交，其申请号为2002-0048045的优先权，在这里引用本发明的所有内容作为参考。

技术领域

本发明涉及存储器装置，尤其涉及不易失存储器装置。

背景技术

快闪可擦除可编程只读存储器(Flash EPROM)装置通常称作闪存装置，该闪存装置典型地包括至少一个由闪存单元的行和列组成的存储器阵列。该阵列典型地划分为若干个块，每个块进而划分为若干个扇区。根据施加在闪存装置上的地址，行解码器和列解码器用来选择存储器单元的单个行和至少一列。传感放大器耦合到对应于存储器单元的列的列线来放大在寻址后的列线上的电压电平，该已寻址的列线对应于存储在已寻址的闪存单元中的数据值。已知的阵列和行/列解码器的特殊实现将不在这里进一步讨论。

闪存装置能够典型地执行写操作，通过写操作，数据能够被“写到”(即，编程序到存储器单元或从存储器单元擦除)存储器单元，该存储器单元是由在闪存装置的写操作期间施加在行/列解码器上的写地址选择的。读操作能够用来检索以前写到存储器单元的数据，该存储单元是由在闪存装置的读操作期间施加在行/列解码器上的读地址选择的。

由于在闪存装置中执行写操作比读操作典型地用去较多的时间，所以闪存装置已作为多存储体结构实现，以便在另一个存储体中进行写操作的同时能够在另一存储体中进行读操作，这样对非多存储体结构提供了性能上的改善。这种类型的多存储体结构有时称作“边读边写”(“read-while-write”)。

图1是图解说明传统的具有“边读边写”能力的多存储体闪存装置100的框图。具体地讲，所述闪存装置100包括闪存的多个存储体110A-110C，其中每一个存储体划分为多个扇区。例如，存储体110A划分为扇区115a-e，存储体110B划分为扇区115f-j，以及存储体110C划分为扇区115k-o。闪存装置100的每个扇区115有相关的本地解码电路105。每个本地解码电路105通过能够用来访问位于扇区115内的存储单元的多个字线耦合到相关的扇区115。

本地解码器电路105响应提供到它的地址信号而被激活，该地址信号表明存储器中的哪一个存储单元将被访问。例如，提供到本地解码器电路105的地址信号能够表明在存储器读或写操作期间将访问存储体110A-110C中的哪一个、扇区115a-o中的哪一个和对应于被地址信号识别的存储器单元的多个字线中的哪一个。如上面所讨论的，多存储体装置100能够在存储体之一中执行读或写操作，同时在另一个存储体中执行另一个读或写的操作。例如，在扇区115a中可以对存储单元执行写操作，同时在扇区115o中执行读操作。

图2是图解说明图1示出的本地解码器电路105的示意图。本地解码器电路105包括组合逻辑电路210，该组合逻辑电路210进而包括与非门201，该与非门201接收所选的、表明在读或写操作期间将访问哪一个存储单元的地址信号。这有时称作“解码地址”。

如果提供给组合逻辑电路210的地址信号对包括在与本地解码器电路105有关的扇区中的存储单元执行解码，当确认选择信号时，将拉低耦合到字线驱动电路220的字线驱动信号WL DRV。所述字线驱动器电路220使基于多个字线选择信号PWL<7:0>的字线WL<7:0>之一激活。在存储器复位操作前或后能够用解码器允许信号对字线驱动信号提供电源电压V_PX。

能够用地址信号向本地解码器电路105提供字线选择信号PWL<7:0>，其中使字线选择信号PWL<7:0>之一激活，并且使其余的字线选择信号PWL<7:0>去活。对应于激活的字线选择信号PWL<7:0>的字线驱动器电路220的一部分使耦合到该驱动电路的字线WL<7:0>激活。本地解码器电路105也包括复位电路230，该复位电路230能够确保其余的字线WL(即，没选择的字线)保持在关断状态。因此，能够对地址存储单元进行读或写操作。

闪存装置的地址解码也在由Ha申请的美国专利号6,064,623、由Akaogi等人申请的美国专利号6,240,040和由Chen等人申请的美国专利号6,256,262中讨论，因此，这些公开在此全部作为参考。

发明内容

根据本发明的实施例，提供具有本地行解码器电路的多存储体闪存装置，向该本地行解码器电路提供分开的读和写控制线。根据这些实施例，闪存装置能够包括本地行解码器电路，其配置为响应从本地行解码器电路外部提供到该本地行解码器电路的分开的读和写控制信号来驱动耦合到闪存的存储体的字线。所以，向每个本地行解码器电路提供分开的读和写控制信号的单个全局行解码器电路能够控制若干个本地行解码器电路。通过将用于解码地址的组合逻辑电路置于全局行解码器电路而非本地行解码器电路中，本地行解码器电路可以缩小体积，所以，进而允许缩小闪存装置的体积。例如，根据本发明的一些实施例，用于地址解码的与非逻辑电路位于全局行解码器电路中，所以，允许减少分配给本地行解码器电路的区域。而且，由于可以有多个本地行解码器电路在闪存装置中执行，所以闪存装置的总体积可以减小。

根据本发明的一些实施例，闪存装置包括全局行解码器电路，其经由分开的读和写控制信号耦合到本地行解码器电路，并且被配置以基于提供到全局行解码器电路的地址，来激活分开的读和写控制信号，所述全局行解码器电路指向与用字线能够访问的地址相关的存储器单元。

根据本发明的一些实施例，闪存能够包括第二本地行解码器电路，其被配置为经由与第一字线分开的第二字线来驱动闪存的第二存储体，该第二存储体与第一存储体分开，其中第二本地行解码器电路通过分开的读和写控制信号耦合到全局解码器电路。

根据本发明的一些实施例，将全局行解码器电路配置为用分开的读和写控制信号激活第一和第二本地行解码器电路。根据本发明的一些实施例，本地行解码器电路和全局行解码器电路在闪存内是隔开的。

根据本发明的一些实施例，全局行解码器电路能够包括读地址解码器电路，将其配置为基于提供到该读地址解码器电路的读地址来激活耦合到分开的第一和第二存储体的读控制信号；和写地址解码器电路，将其配置为基于提供到该读地址解码器电路的写地址来激活耦合到分开的第一和第二存储体的写控制信号。

根据本发明的一些实施例，本地行解码器电路能够包括第一和第二存储体选择电路，将其配置为向耦合到存储体内的扇区的多个字线驱动器传输分开的读和写控制信号。根据本发明的一些实施例，第一和第二存储体选择电路能够包括至少一个第一和第二晶体管的推拉输出电路配置，其中第一和第二晶体管响应至少一个选择信号从而导通，来向与扇区相关的多个字线驱动器传输分开的读和写控制信号中至少一个，所述选择信号表明本地行解码器电路耦合到包括对应于提供到全局解码器电路的读或写地址的存储器位置的存储体。

根据本发明的一些实施例，第一和第二存储体选择电路能够包括至少一个传输晶体管，将该传输晶体管配置响应至少一个存储体选择信号，以向多个字线驱动器传输分开的读和写控制信号中至少一个，所述存储体选择信号表明耦合到本地行解码器电路的存储体包括对应于提供给闪存的地址的存储器位置。

根据本发明的一些实施例，全局解码器电路能够包括用来提供分开的读和写控制信号的第一和第二与非组合逻辑电路或第一和第二或非组合逻辑电路。根据本发明的一些实施例，分别响应读操作的读地址或写操作的写地址，将第一和第二与非组合逻辑电路或第一和第二或非组合逻辑电路的配置激活。

根据本发明的一些实施例，闪存装置进而能够包括闪存的第二存储体，其被配置为在进行写操作的同时经由第二本地行解码器电路来执行对第二存储体寻址并对其进行读操作。根据本发明的一些实施例，闪存具有边读边写的能力，所述能力包括经由第一本地行解码器电路在闪存的第一存储体中执行写操作，同时经由另一个本地行解码器电路在闪存的第二存储体中执行读操作。

根据本发明的一些实施例，闪存具有边读边写的能力，所述能力包括在存储体的第一扇区中执行第一读或写操作，同时经由另一个本地行解码器电路在存储体的与第一扇区分开的第二扇区中执行第二读和写操作。

附图说明

图1是图解说明传统的具有“边读边写”能力的多存储体闪存装置的框图；

图2是图解说明图1示出的传统的行解码器电路的示意图；

图3是根据本发明图解说明多存储体闪存装置的实施例的框图；

图4是根据本发明图解说明全局行解码器电路的实施例的示意图；

图5是根据本发明图解说明本地行解码器电路的实施例的示意图；

图6是根据本发明图解说明本地行解码器电路的实施例的示意图。

具体实施方式

下文中将参考附图较完整地描述本发明，其中示出本发明的实施例。然而，本发明可以以不同的形式实施，以及应该不限于以下的实施例。相反，提供这些实施例，以便本公开将是全面和完整的，以及向本领域的技术人员完全地传递本发明的范围。在全文相同的号码表示相同的单元。

应当理解，尽管术语第一和第二用在此处来描述各种单元，但是这些单元不限于这些术语。例如，这些术语用来从一个单元区分另一个单元。这样，在下面讨论的第一单元能够称作第二单元，同样，不偏离本公开的内容第二单元可以称作第一单元。

也应当理解，当诸如电路单元涉及“耦合”到另外的元件时，指能够直接地耦合到其它的元件，或者也可以表示插入单元。用在此处的术语是仅仅为了描述特殊的实施例，并非为了限制本发明。依照用在本发明的说明和附加的权利要求中的单数形式“a”、“an”和“the”也意指包括复数形式，除非上下文清楚地表示。否则，除非被定义，所有用在此处的术语具有它们的普遍意义，或在用技术和科学的术语的情况下，具有本发明所属领域的普通技术人员普遍理解的意义。

能够根据本发明的实施例提供本地行解码器电路，配置该本地行解码器电路来驱动与闪存装置相关的扇区的字线。所述本地行解码器电路能够被分开的读和写控制信号激活，该读和写控制信号从本地行解码器电路外部提供，例如来自全局行解码器电路。所以，多重本地行解码器电路能够被单个全局行解码器电路控制，该全局行解码器电路在它的控制下向每个本地行解码器电路提供分开的读和写控制信号。通过将用于解码地址的组合逻辑电路置于全局行解码器电路中，而非本地行解码器电路中，所述本地行解码器电路能够占有较少的空间，因此，进而允许减少闪存装置的体积。

图3是根据本发明图解说明的具有边读边写能力的多存储体闪存装置的实施例的框图。多存储体闪存装置300包括多个存储体301A-301C，其被组织作为扇区。具体地讲，定义存储体301A-301C中的每一个，使之分别地包括扇区315a-e、315f-j和315k-o。存储体的每个扇区通过耦合到扇区内的存储器单元的多个字线耦合到相关的本地行解码器电路305。例如，如图3所示，本地行解码器电路305通过多个字线318耦合到扇区315a。

被选择的多个本地行解码器电路305通过分开的读和写控制线路耦合到多个全局行解码器电路310，该读和写控制线路向该被选择的多个本地行解码器电路305传送全局读和写控制信号。在全局行解码器电路310控制下操作的扇区(经由耦合到那的相应的本地行解码器电路)被组织成为闪存的各个存储体的MAT部分。

当全局读和写控制信号被激活时，将在至少一个扇区中执行读或写操作，所选择的本地行解码器电路305耦合到该扇区。所以，本地行解码器电路305在全局行解码器电路310的控制下进行操作。例如，通过确保将全局写控制信号施加到耦合到全局写控制线的所有的本地行解码器电路305，并在全局行解码器电路310的控制下，经由本地行解码器电路305执行寻址到扇区315a中的写操作。然而，由于提供用于写操作的地址信号与位于扇区315f或315k内的存储器单元相符合，所以在这些扇区中将不执行写操作。因此，例如，当在全局行解码器电路的控制下对位于闪存的扇区中的存储器单元执行写操作时，将在包括于与全局行解码器电路相关的MAT部分中的一个扇区中执行写操作。

可以理解，根据本发明的多存储体闪存装置有边读边写的能力，其中能够在闪存的MAT部分中的一个扇区中执行读操作，同时在同样的MAT部分内的另一个扇区中执行写操作。例如，根据图3，在全局行解码器电路310的控制下，读操作能够在扇区315a中执行，同时写操作在扇区315k中执行。进一步理解，多存储体闪存300的不同的MAT部分能够相互独立的操作。例如，能够在包括于第一MAT部分的扇区中执行写操作，同时在包括于闪存装置的第二MAT部分的扇区中执行第二写操作。也可理解，图3图解说明了可变数量的N个闪存的存储体。多个存储体能够进而组织成为可变数量的m个MAT部分。存储体的m个MAT部分中的每一个具有相关的全局行解码器电路310，该全局行解码器电路310控制与包括在m个MAT部分的每个扇区有关的本地行解码器电路305的操作。

图4是根据本发明图解说明的包括在全局行解码器电路中的组合逻辑电路的实施例的示意图。尤其，全局行解码器电路400包括分别地产生分开的读和写控制信号的分开的组合逻辑电路410和420。所述组合逻辑电路410对选择的读地址信号响应以向在全局行解码器电路400控制下操作的本地行解码器电路提供全局读控制信号。所述组合逻辑电路420对选择的写地址信号响应以向在全局行解码器电路400控制下操作的本地行解码器电路提供全局写控制信号。

可以理解，所选择的读和写地址信号能够基于多存储体闪存装置的地址映射来选择。尤其，如图3所示，每个全局行解码器电路310接收读和写地址信号，并且被配置来确定提供到该全局行解码器电路310的地址信号是否对应于存储器的位置，该存储器耦合到在全局行解码器电路310控制下操作的本地行解码器电路305。此外，选择性地向包括在其余的全局行解码器电路中的组合逻辑电路提供读和写地址信号，该读和写地址信号随经由其余的全局行解码器电路将访问的闪存装置的扇区的不同而不同。根据本发明的一些实施例，所述组合逻辑电路能够是如图4中的与非逻辑电路(或门)。根据本发明的其余实施例，所述组合逻辑电路能够是逻辑的或非门。也可以使用其它类型的组合逻辑电路。

图5是根据本发明图解说明的存储体选择电路的实施例的示意图。尤其，存储体选择电路510包括传输晶体管(pass transistor)512和513，所述传输晶体管分别对分开的读和写存储体选择信号响应而被导通(即，闭合)。所述传输晶体管512和513能够闭合来向字线驱动器线路分别地传输作为字线驱动器信号WL DRV的全局读和写控制信号GWL R和GWL W。根据图5，对处于高电平的解码器允许信号的响应能够使晶体管511不导通(即，关断)以从电源电压V_PX来缓冲字线驱动器信号WL DRV。否则，电源电压V_PX能够用来提供存储器操作前和后的字线驱动器线路的初始电压。

向字线驱动器电路520提供分开的读和写控制信号，该字线驱动器电路520使所选择的字线WL能够耦合到与本地行解码器电路相关的扇区。所述字线驱动器电路520进而包括多个部分，其中每个部分驱动字线中的一个，该字线耦合到扇区中存储单元。每个部分包括由上和下晶体管构成的推拉输出电路配置，用于驱动相关的字线WL。基于一组字线选择信号来选择被字线驱动器电路520驱动的所述字线WL，将该字线选择信号提供给字线驱动器电路520的每个部分。复位电路530耦合到被字线驱动器电路520的部分所驱动的每个字线WL，并且在存储器操作前和后基于字线复位信号来操作以对每个字线WL上的电压进行复位，根据本发明的一些实施例，所述字线复位信号是字线选择信号的反向形式(inverted form)。

字线选择信号表明包括在字线驱动器电路520的部分中的哪个推拉输出电路将驱动相关的字线WL。例如，包括在字线驱动器电路520中的每个推拉输出电路接收由存储体选择电路510提供的读和写控制信号。所述读和写控制信号引起推拉输出电路中的每个上部晶体管导通，所以，向相关的字线WL传输各个字线选择信号PWL，该字线选择信号PWL耦合到推拉输出电路。因此，每个推拉输出电路在推拉输出电路的输出端向字线WL传输相关的字线选择信号以激活被字线选择信号选择的字线。

可以理解，尽管以上讨论通常涉及字线、字线选择信号和字线复位信号，然而根据本发明的实施例可以利用多个这些信号。例如，根据本发明的一些实施例，八个字线选择信号耦合到每个部分。所以，这样的实施例能够利用八个字线选择信号和八个字线复位信号。在根据本发明的实施例中，能够使用其它数量的字线、字线选择信号和字线复位信号。

图6是根据本发明图解说明的本地解码器电路的实施例的电路图。更具体地讲，本地行解码器电路605包括用于向字线驱动器电路620提供每个分开的读和写控制信号的晶体管的推拉输出电路配置。推拉输出电路配置分别地包括在上和下晶体管612和613，以及在读操作期间响应读存储体选择信号，以向字线驱动器电路620传输读控制信号。所述晶体管的推拉输出电路配置614和615在写操作期间，响应引起晶体管614导通的写存储体选择信号，以向字线驱动器电路620传输写控制信号。如以上参考图4和图5所讨论的，字线驱动器电路620驱动被字线选择信号所选择的字线WL。本地行解码器电路600还包括复位电路630，该复位电路630能够用来响应字线复位信号对每个字线WL进行复位，根据本发明的一些实施例，所述字线复位信号是字线选择信号的反向形式。

如上所讨论的，根据本发明的实施例能够提供不具有组合类型的逻辑电路的本地行解码器电路。而现有技术中组合逻辑电路的特征在于在本地行解码器电路中占据大的区域。用来提供地址解码的组合类型的逻辑电路却是包括在全局行解码器电路中，该全局行解码器电路利用为本地行解码器电路所提供的分开的读和写控制线，来控制选择的本地行解码器电路。因此，占据大的区域的组合类型的逻辑电路能够放置在全局行解码器电路中，该全局行解码器电路控制耦合到闪存的扇区的多重本地行解码器电路。

在不脱离本发明的精神和范围下，由本领域的普通技术人员可以做出许多替换和修改。所以，必须理解图解说明的实施例仅仅是为示例的目的阐明的，并且不应该按照所附的权利要求作为本发明的限止。所以，所附权利要求不仅包括字意上阐明的单元组合，而且所有等同的单元以同样方式执行同样功能并得到同样的结果。这样，将理解权利要求包括上面特别地描述和图解说明、同等的概念和具体体现本发明的基本概念。