快闪存储器位线上的电性绝缘层的制造方法

摘要

一种快闪存储器位线上电性绝缘层的制造方法，该制造方法至少包括下列步骤：在基材上依序形成导电层、掩模层以及覆盖层，并进行蚀刻平板印刷法蚀刻，以形成多个间隔；接着在基材上形成介电层，之后在介电层上形成平坦化材质层；然后蚀刻平坦化材质层与介电层，且对平坦化材质层的蚀刻率小于对介电层的蚀刻率；随即蚀刻介电层以清除覆盖层上的介电层，且介电层的蚀刻率大于覆盖层的蚀刻率，并在间隔内形成间隔介电层；接着蚀刻移除覆盖层，且介电层的蚀刻率小于掩模层的蚀刻率，使得间隔介电层具有平滑顶端与斜角侧边；最后移除掩模层并留下间隔介电层，以形成电性绝缘层。

说明书

发明领域

本发明涉及一种半导体工艺中电性绝缘层的制造方法，特别是涉及一种快闪存储器位线电性绝缘层的制造方法。

背景技术

由于快闪存储器的记忆晶胞的重要功能为储存电荷，用以记录所需的信息内容，为了使数据储存期限更为长久，电荷的保存格外重要。一般而言，电荷会因为记忆晶胞的电性绝缘层的绝缘效果不佳，以致于储存电荷流失。特定而言，位线上的氧化硅层是否具有良好电性绝缘，将是电荷保存的重要关键。图1至图3为传统快闪存储器的电性绝缘层制造方法的流程剖面图。

首先请参阅图1，在半导体基材100的栅极区域上依序形成多晶硅层102、氮化硅层104以及覆盖层106。然后进行蚀刻平板印刷法蚀刻工艺以形成多个栅极堆栈108，栅极堆栈108之间为间隔110(Spacing)。接着在间隔110内以一般化学气相沉积法(CVD)沉积氧化硅层112，因为一般化学气相沉积法所沉积出来的氧化硅层112会随着其下方结构的表面高低而跟着起伏，所以在栅极堆栈108间的间隔110处会有凹陷114a的现象发生。

请参阅图2，对具有凹陷114a表面的氧化硅进行回蚀或化学机械研磨(CMP)工艺，并以氮化硅层104为停止层，以留下氧化硅在间隔110中，形成间隔氧化硅层116。如前所述，由于氧化硅层112随着其下的结构表面高低而起伏，即所谓的共形(Conformity)的特性，所以在回蚀工艺之后，间隔氧化硅层116的表面仍会保留有凹陷114b的现象。若使用化学机械研磨(CMP)法，亦会产生碟型效应(Dish Effect)，导致间隔氧化硅层116的表面仍然为凹陷114b的现象。最后参阅图3，去除氮化硅层104，留下凹陷外型的间隔氧化硅层116。

然而具有凹陷114b表面的间隔氧化硅层116会对后续工艺造成不利的影响，例如：(1)间隔氧化硅层116的有效高度118不足，尤其是进行后续的离子注入工艺时，将使间隔氧化硅层116阻挡离子冲击的能力减弱，以致于无法保护位于其下的埋入位线(Buried Bit Line)(未标示)；(2)间隔氧化硅层116的尖端部份120会使后续沉沉积的薄膜产生断裂；(3)当氮化硅层104去除之后，多晶硅层102与间隔氧化硅层116的阶梯高度差(Step Height)过大，故必须提高过度蚀刻(Over Etch)的量，但却反而造成后续工艺的蚀刻裕度不足的现象。

发明内容

为了克服现有技术的不足，本发明的目的是提供一种快闪存储器位线上的电性绝缘层的制造方法，其利用沉积介电层以及形成平坦化材质，并调整蚀刻介电层及平坦化材质的蚀刻率，以形成平滑圆顶及斜角侧边的间隔氧化硅层，以避免对后续工艺有重大的影响。

本发明的另一目的是提供一种快闪存储器位线上的电性绝缘层的制造方法，其可提高间隔介电层的有效高度，以有效阻挡离子注入对位线电性的影响，同时维持适当的过蚀刻量。

为了达到上述目的，本发明提出一种快闪存储器位线上的电性绝缘层的制造方法，该制造方法至少包含下列步骤：提供一半导体基材，该半导体基材上设有多个栅极堆栈，而各个栅极堆栈设有一导电层、一掩膜层以及一覆盖层；形成一介电层以覆盖该栅极堆栈，并填满该间隔，且该介电层高于该覆盖层；形成一平坦化材质层于该介电层上，以产生平坦化表面；进行一第一蚀刻步骤，蚀刻该介电层以完全清除该覆盖层上的该介电层，同时在该间隔上形成一间隔介电层；进行一第二蚀刻步骤，移除该覆盖层且该介电层的蚀刻率小于该掩膜层的蚀刻率，使得该间隔介电层具有平滑顶端与斜角侧边，以避免沉积薄膜时产生应力集中的效应；以及移除该掩膜层并留下间隔介电层，以形成该电性绝缘层。

本发明还提供另一种快闪存储器位线上的电性绝缘层的制造方法，该制造方法至少包含下列步骤：依序形成多个栅极堆栈在半导体基材的栅极区域上，其中每一栅极堆栈具有一导电层、一掩膜层以及一覆盖层，并对该栅极堆栈进行蚀刻平板印刷法蚀刻，以形成多个间隔；形成一介电层于该半导体基材上，以覆盖该栅极堆栈与填满该间隔，且该介电层高于该覆盖层；形成一平坦化材质层于该介电层上，以产生平坦化表面；蚀刻该平坦化材质层与该介电层，以完全移除该平坦化材质层，其中该蚀刻步骤对该平坦化材质层的蚀刻率小于对该介电层的蚀刻率，同时在该间隔上形成一间隔介电层；移除该覆盖层，且该介电层的蚀刻率小于该掩膜层的蚀刻率，使得该间隔介电层具有平滑顶端与斜角侧边，以避免沉积薄膜时产生应力集中的效应；以及移除该掩膜层并留下间隔介电层，以形成该电性绝缘层。

换言之，本发明的方法至少包含下列步骤：首先提供一半导体基材，其上设有多个栅极堆栈，且该栅极堆栈具有导电层、掩膜层以及覆盖层。而栅极堆栈间设有间隔，并设一介电层以覆盖该栅极堆栈与填满间隔，且介电层高于覆盖层。随后进行一蚀刻步骤，蚀刻介电层以完全清除覆盖层上的介电层，同时在间隔内形成间隔介电层。接着进行另一蚀刻步骤，移除覆盖层且介电层的蚀刻率小于掩膜层的蚀刻率，使得间隔介电层具有平滑顶端与斜角侧边，以避免沉积薄膜时产生应力集中的效应。最后移除掩膜层并留下间隔介电层，以形成电性绝缘层。

本发明的优点是：

(1)对平坦化的材质层214进行回蚀工艺或化学机械研磨工艺的过程中，将现有具有凹陷表面的间隔氧化硅层改善为具有平滑圆顶218以及斜角侧边220的间隔介电层216。

(2)上述的优点使得间隔介电层216与导电层202的高度差值，不会因为间隔介电层216的有效高度222的需求而变大，故在后续沉积薄膜时不须提高过度蚀刻的量。

附图说明

下面结合附图及实施例对本发明进行详细说明：

图1至图3是表示传统电性绝缘层制造方法的流程剖面图；

图4至图9是表示依据本发明一种快闪存储器位线上的电性绝缘层的制造方法的流程剖面图。

图号说明：

100       半导体基材    102       多晶硅层

104       氮化硅层      106       覆盖层

108       栅极堆栈      110       间隔

112       氧化硅层      114a      凹陷

114b      凹陷          116       间隔氧化硅层

118       有效高度      120       尖端部份

200       半导体基材    202       导电层

204       掩膜层        206       覆盖层

208       栅极堆栈      210       间隔

212       介电层        212a      部份的介电层

214       平坦化材质层  214a      高表面

214b      低表面        216       间隔介电层

218       平滑圆顶      220       斜角侧边

222       有效高度

具体实施方式

本发明针对传统绝缘区域的缺点提供完整的解决方案。兹以附图辅助说明，详述本发明的快闪存储器位线上的电性绝缘层的制造方法。

首先请参阅图4，在半导体基材200的栅极区域(未标示)上依序形成导电层202、掩膜层204以及覆盖层206，其中导电层202例如可为多晶硅(Polysilicon)层，导电层202的厚度例如可约为700至1000埃。掩膜层204例如可为氮化硅层，覆盖层206例如可为由氮氧化硅层(SiO_XN_Y)与氧化硅层所组成的复合层。然后进行蚀刻平板印刷法蚀刻步骤以形成多个栅极堆栈208，而栅极堆栈208之间为间隔210。

请继续参阅图4，在半导体基材200的上形成介电层212，将栅极堆栈208覆盖以及将间隔210填满，且介电层212的表面高于覆盖层206的表面。接着在介电层212上形成平坦化材质层214，以产生平坦化表面。在本发明的较佳实施例中，介电层212的形成方法可利用高密度等离子体化学气相沉积法(HDPCVD)，而其材质例如可为氧化硅。而平坦化材质层214的材质例如可为有机材质，其形成方法例如可先让有机材质熔解或溶于溶剂中，再使用旋涂法(Spin-on)来形成，因此可利用液态填补的方式并通过液体的表面张力的作用，使得有机材料可以均匀地分布在介电层212上。

接着对平坦化材质层214以及介电层212进行第一蚀刻步骤，以完全移除平坦化材质层214，第一蚀刻步骤对平坦化材质层214的蚀刻率小于对介电层212的蚀刻率。图5为第一蚀刻步骤的中间过渡状态的剖面图。在本发明较佳实施例中，可利用干蚀刻(Dry Etching)法进行蚀刻，且介电层212与平坦化材质层214的蚀刻率比值较佳为介于1至10之间，更佳的蚀刻率比值为介于3至10之间。若平坦化材质层214为有机材料且介电层212为氧化硅时，则第一蚀刻步骤可利用以CHF₃、CF₄、O₂及N₂混合气体来产生蚀刻等离子体的干蚀刻法，以完全移除平坦化材质层214，并蚀刻部份介电层212。

参阅图6，其是绘示当平坦化材质层214完全被移除后，部份介电层212a残留在覆盖层206上表面的结构剖面图。在较佳实施例中，当完全移除平坦化材质层214之后，仍有部份的介电层212a残留在覆盖层206上。而且由于第一蚀刻步骤对平坦化材质层214的蚀刻率小于对介电层212的蚀刻率，所以被平坦化材质层214覆盖的介电层高表面214a高度会较高，而没有被平坦化材质层214覆盖的介电层低表面214b的高度会较低。

参阅图7，接着继续对介电层212进行第二蚀刻步骤，第二蚀刻步骤对介电层212的蚀刻率大于对覆盖层206的蚀刻率，以完全移除位于覆盖层206上方的介电层212，同时在间隔210中留下间隔介电层216。在本发明较佳实施例中，利用干蚀刻法进行蚀刻，且介电层212与覆盖层206的较佳蚀刻率比值介于1至10之间，更佳的蚀刻率比值则介于1.1至4.0之间。而且干蚀刻法使用CHF₃、CF₄及Ar混合气体，用以蚀刻位于覆盖层206上方的介电层212。

参阅图8，进行第三蚀刻步骤以移除覆盖层206。第三蚀刻步骤对介电层212的蚀刻率小于对掩膜层204的蚀刻率，以使间隔介电层216具有平滑圆顶218以及斜角侧边220。在本发明较佳实施例中，利用干蚀刻法进行蚀刻，且介电层212与掩膜层204的蚀刻率比值较佳为大于0且小于1，更佳的蚀刻率比值为介于0.1至0.5之间，而干蚀刻法是使用CH₃F、O₂、Ar的混合气体，用以蚀刻位于掩膜层204上的覆盖层206。

间隔介电层212的平滑圆顶218可使后续所沉积的薄膜不会发生应力集中的效应，而且其斜角侧边220可避免后续所沉积的薄膜产生断裂。更重要的是间隔介电层216的有效高度222较现有的为大，足以抵挡后续离子注入工艺时大量离子束的撞击，以保护位于其下的埋入位线的掺杂浓度不受影响。同时间隔介电层216的斜角侧边220会降低间隔介电层216与导电层202的阶梯高度差，还可获得所需的间隔介电层216的有效高度222，故在后续沉积薄膜后欲进行蚀刻时不须提高过度蚀刻的量。

参阅图9，移除掩膜层204并留下间隔介电层216。若掩膜层204的材质为氮化硅时，可以热磷酸(H₃PO₄)来移除。

本发明已揭示较佳实施例如上，仅用于帮助了解本发明的实施，非用以限定本发明的精神，而本领域的技术人员在领悟本发明的精神后，在不脱离本发明的精神范围内，当可作一些更动润饰及等同的变化替换，其专利的保护范围以权利要求书并参照说明书及附图所界定者为准。