触发器电路，扫描路径和存储电路

摘要

为了获得减少S/H时间或T-Q延迟并抑制功耗的触发器电路，一个主锁存器由一个具有一个传输门(S1)和一个非门(INV1)的动态半锁存器构成，而一个从锁存器由一个具有传输门(S3，S4)和非门(INV3，INV4)的静态半锁存器构成。在从锁存器中，传输门(S4)的操作不仅被一个时钟信号(T)控制，而且还一个方式信号(MODE)控制。当方式信号(MODE)被转成低电平时，传输门(S4)进入一个非导通状态，使得从锁存器进行一个动态操作。