非对称多核异构并行处理系统

摘要

本申请涉及非对称多核异构并行处理系统。多核非对称图形处理单元(GPU)包括第一组的GPU核心和第二组的GPU核心。第一组的GPU核心具有第一微架构和第一功耗简档。第一组的GPU核心被配置为执行指令集架构(ISA)的指令子集。第二组的GPU核心具有第二微架构和比第一功耗简档高的第二功耗简档，并被配置为执行整个ISA。第一组的GPU核心和第二组的GPU核心可以通过流水线阶段的数量、寄存器的数量、分支执行、矢量化单元或其组合来进一步区分。任一组中的GPU核心子集可能具有不同的操作频率。在一些实施例中，可执行指令可以包括用以确定执行是由第一组的GPU核心还是由第二组的GPU核心执行的指示符。