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【2h】

Optimization of power and delay in VLSI circuits using transistor sizing and input ordering

机译：使用晶体管尺寸和输入排序优化VLsI电路中的功率和延迟

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by Chin Hwee Tan.

机译：由陈慧慧（Chin Hwee Tan）提供。

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作者
Tan Chin Hwee;
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年度 1994
总页数
原文格式 PDF
正文语种 eng
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专利

1. Delay optimization of digital CMOS VLSI circuits by transistor reordering [J] . Carlson B.S., Suh-Juch Lee IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 1995,第10期

机译：通过晶体管重新排序来优化数字CMOS VLSI电路的延迟
2. Pass Transistor-Based Pull-Up/Pull-Down Insertion Technique for Leakage Power Optimization in CMOS VLSI Circuits [J] . Rani V. Leela, Latha M. Madhavi Circuits, systems, and signal processing . 2016,第11期

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3. Optimization of Voltage, Delay, Power and Area for 16 bit Cyclic Redundancy Check (CRC) in VLSI Circuits using 45nm Technology [J] . Sudhakar Alluri, M.Dasharatha, B.Rajendra Naik, International Journal of Engineering Research and Applications . 2017,第9期

机译：使用45nm技术优化VLSI电路中16位循环冗余校验（CRC）的电压，延迟，功率和面积
4. Gate Sizing for Power-Delay Optimization at Transistor-level Monolithic 3D-Integrated Circuits [C] . Juliano C. Zanelli, Carolina Metzler, Ricardo Reis IEEE Latin American Symposium on Circuits and Systems . 2020

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5. High-Performance, Low-Power, and Compact CMOS VLSI Circuits with Carbon Nanotube Transistor Technology [D] . Sun, Yanan. 2014

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6. Characteristic Fluctuations of Dynamic Power Delay Induced by Random Nanosized Titanium Nitride Grains and the Aspect Ratio Effect of Gate-All-Around Nanowire CMOS Devices and Circuits [O] . Yiming Li, Chieh-Yang Chen, Min-Hui Chuang, 2019

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7. Stochastic Methods for Transistor Size Optimization of CMOS VLSI Circuits [O] . Robert Rogenmoser, Hubert Kaeslin, Tobias Blickle 1996

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