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Développement d'un procédé innovant pour le remplissage des tranchées d'isolation entre transistors des technologies CMOS avancées.

机译:开发用于在先进CmOs技术的晶体管之间填充隔离沟槽的创新工艺。

摘要

Réalisées au début du processus de fabrication des circuits intégrés, les tranchées d'isolation permettent d'éviter les fuites de courant latérales qui pourraient avoir lieu entre les transistors. Les tranchées sont remplies par un film d'oxyde de silicium réalisé par des procédés de dépôt chimiques en phase vapeur (aussi appelés CVD). Le remplissage des tranchées est couramment réalisé par un procédé CVD à pression sub-atmosphérique (SACVD TEOS/O3). Cependant, la capacité de remplissage de ce procédé pour les nœuds technologiques CMOS 28 nm et inférieurs est dégradée à cause de profils trop verticaux dans les tranchées. Cela induit la formation de cavités dans l'oxyde et entraine des courts-circuits. Afin de pallier ce problème, une nouvelle stratégie de remplissage en trois étapes est proposée pour la technologie CMOS 14 nm. Dans la première étape, un film mince d'oxyde est déposé dans les tranchées. Puis, dans la deuxième étape, les flancs du film sont gravés à l'aide d'un procédé de gravure innovant, basé sur un plasma délocalisé de NF3/NH3, permettant de créer une pente favorable au remplissage final réalisé au cours de la troisième étape. Le développement de cette nouvelle stratégie de remplissage s'est déroulé selon plusieurs axes. Tout d'abord, le procédé de dépôt a été caractérisé afin de sélectionner les conditions optimales pour la première étape de la stratégie. Puis, le procédé de gravure innovant a été caractérisé en détail. L'influence des paramètres de gravure a été étudiée sur pleine plaque et sur plaques avec motifs afin de comprendre les mécanismes de gravure et de changement de pente dans les tranchées. Enfin, dans un troisième temps, la stratégie de remplissage a été développée et intégrée pour la technologie CMOS 14 nm. Nous montrons ainsi qu'il est possible de contrôler le changement de pente avec les conditions de gravure et que cette stratégie permet un remplissage des tranchées d'isolation sans cavités.
机译:隔离沟槽是在集成电路制造工艺开始时进行的,可以避免在晶体管之间发生横向电流泄漏。沟槽中填充有通过化学气相沉积工艺(也称为CVD)产生的氧化硅膜。沟槽的填充通常通过低于大气压的化学汽相沉积工艺(SACVD TEOS / O3)进行。但是,由于沟槽中的垂直轮廓过大,因此此工艺对于28 nm及以下CMOS工艺节点的填充能力下降。这导致在氧化物中形成空腔并引起短路。为了克服这个问题,针对14 nm CMOS技术提出了一种新的三步填充策略。第一步,在沟槽中沉积一层氧化物薄膜。然后,在第二步中,基于NF3 / NH3的离域等离子体,使用创新的蚀刻工艺对薄膜的侧面进行蚀刻,从而可以创建有利于第三次填充的最终斜率步。这项新的灌装策略的发展沿多条路线进行。首先,对沉积过程进行表征,以便为该策略的第一步选择最佳条件。然后,详细介绍了创新的雕刻工艺。研究了腐蚀参数对整块平板和有图案的平板的影响,以了解刻蚀的机理和沟槽坡度的变化。最后,作为第三步,为14 nm CMOS技术开发并集成了填充策略。我们表明,可以通过蚀刻条件来控制斜率的变化,并且这种策略可以在没有空腔的情况下填充隔离沟槽。

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