Contraintes de réalisation d'un démonstrateur mixte FPGA-ADSP 21160 sur une application de Télécommunication : récepteur DVB-RCS

摘要

Le développement d'algorithmes de télécommunications débute par une phase de simulation informatique permettant de prévoir les performances des routines mises en oeuvre. Cependant cette simulation n'est pas suffisante pour la validation des algorithmes qui devront nécessairement être implantés en temps réel sur un démonstrateur hardware. Nous avons expérimenté la migration de la phase de simulation vers un démonstrateur mixte FPGA-DSP au travers d'une application dans le domaine de la réception satellite (récepteur DVB-RCS) pour dégager les problèmes rencontrés lors du passage sur démonstrateur hardware. Nous avons mis l'accent sur les problèmes de répartition hardware, de flux de données, d'optimisation et de test. Ces de ces problèmes liés à l'architecture n'apparaissent que sur une maquette proche du système final. L'utilisation d'un rack multiprocesseur généraliste permettrait des cycles de développement plus court, mais dans notre cas aurait masqué les contraintes de flux de données et d'optimisation.