Reduction of test application time for logic circuits

机译：减少逻辑电路的测试应用时间

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樋上喜信; 梶原誠司; 市原英行; 高松雄三;
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年度 2006
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1. Test Cost Reduction for Logic Circuits: Reduction of Test Data Volume and Test Application Time [J] . Yoshinobu Higami, Seiji Kajihara, Hideyuki Ichihara, Systems and Computers in Japan . 2005,第6期

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2. Cell based design methodology for BDD SFQ logic circuits: a high speed test and feasibility for large scale circuit applications [J] . Yoshikawa N., Yoda K., Hoshina H., IEEE Transactions on Applied Superconductivity . 2003,第2期

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7. Test Cost Reduction for Logic Circuits——Reduction of Test Data Volume and Test Application Time—— [O] . 樋上喜信, 梶原誠司, 市原英行, 2004

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