Implementación del algoritmo de cifrado AES para bajo consumo sobre FPGA

摘要

Este Proyecto de Fin de Carrera consiste en la implementación del algoritmo AES (Advanced Encryption Standard) mediante VHDL en FPGA, haciendo especial hincapié en el consumo de potencia, de manera que sea lo más bajo posible, ya que, hoy en día, es importante debido a la utilización, cada vez mayor, de equipos portátiles. Para ello, se han utilizado diversas herramientas de diseño digital, como herramientas de síntesis, simuladores y estimadores de consumo. Se ha escogido el algoritmo AES porque actualmente es el algoritmo estándar utilizado por el gobierno de los Estados Unidos. Además su nivel de seguridad sigue siendo elevado y goza de una gran popularidad. Por otra parte, se ha elegido la implementación sobre FPGA debido a su alto rendimiento, fiabilidad, flexibilidad y precio. Tras los estudios realizados, se ha observado una creciente importancia del consumo estático en tencnologías modernas frente al consumo dinámico. Además, la temperatura se convierte en una variable muy a tener en cuenta, ya que, regulándola, se consigue una reducción importante en el consumo de potencia. En total se ha conseguido una reducción del consumo de potencia de hasta un 23.427%