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【2h】

Design-for-Testability for Synchronous Sequential Circuits using Locally Available Lines

机译：使用本地可用线路的同步时序电路的可测试性设计

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Irith Pomeranz; Sudhakar M. Reddy;
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年度 2015
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1. On masking of redundant faults in synchronous sequential circuits with design-for-testability logic [J] . Pomeranz I., Reddy S.M. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 2005,第2期

机译：用可测试性设计掩盖同步时序电路中的冗余故障
2. A formal method for designing sequential circuits from synchronous flip-flops such as the J-K type using a hybrid synchronous-asynchronous technique [J] . Dunderdale H. Radio and Electronic Engineer . 1972,第9期

机译：使用混合同步-异步技术从同步触发器（例如J-K型）设计时序电路的正式方法
3. Clock Scheme for FPGA Implementation of Globally Asynchronous Locally Synchronous Circuits [J] . Gouri Wazurkar, Sanjay L. Badjate Indian Journal of Science and Technology . 2016,第S1期

机译：用于全球异步本地同步电路的FPGA实现的时钟方案
4. Design-for-testability for synchronous sequential circuits using locally available lines [C] . I. Pomeranz, S. M. Reddy Proceedings of the Conference on Design, automation and test in Europe . 1998

机译：使用本地可用线路的同步时序电路的可测试性设计
5. An efficient test-pattern relaxation technique for synchronous sequential circuits. [D] . Al-Utaibi, Khaled Abdul-Aziz. 2002

机译：一种用于同步时序电路的有效测试模式松弛技术。
6. Reaction Systems and Synchronous Digital Circuits [O] . Zeyi Shang, Sergey Verlan, Ion Petre, 2019

机译：反应系统和同步数字电路
7. On application of output masking to undetectable faults in synchronous sequential circuits with Design-For-Testability logic [O] . Irith Pomeranz, Sudhakar M. Reddy 2013

机译：通过可测试性逻辑将输出屏蔽应用于同步时序电路中不可检测的故障
8. Automatic Test Pattern Generation for Synchronous Sequential Circuits [R] . Konijnenburg, M. H. 1998

机译：同步时序电路的自动测试模式生成

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