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机译:基于可满足性的组合电路路径延迟故障测试发生器
Chih-ang Chen; Sandeep K. Gupta;
机译:使用测试点的大型组合电路中路径延迟故障的可测试性设计
机译:用于组合电路中路径延迟故障的全速鲁棒测试的模拟器
机译:关于检测组合逻辑电路中所有路径延迟故障的测试次数
机译:用于组合电路中路径延迟故障的基于可满足性的测试生成器
机译:测试同步数字电路中的路径延迟故障。
机译:基于极限学习机的模拟电路故障检测测试生成算法
机译:使用测试点的大型组合电路的路径延迟故障的可测试性设计
机译:组合逻辑电路的最小故障测试时序设计和可测试实现
机译:路径延迟故障的可测试性设计方法和路径延迟故障的测试模式生成方法
机译:数字组合集成电路的旁路路径延迟故障测试方法
机译:在顺序逻辑电路中测试路径延迟故障的方法
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