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【2h】

A PLL Clock Generator with 5 to 110 MHz of Lock Range for Microprocessors

机译：pLL时钟发生器，具有5至110 mHz的微处理器锁定范围

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Ian A. Young; Jeffrey K. Greason; Keng L. Wong;
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年度 1992
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1. A low-jitter PLL clock generator for microprocessors with lockrange of 340-612 MHz [J] . Boerstler D.W. IEEE Journal of Solid-State Circuits . 1999,第4期

机译：用于微处理器的低抖动PLL时钟发生器，锁定范围为340-612 MHz
2. A low-jitter PLL clock generator for microprocessors with lock range of 340-612 MHz [J] . Boerstler D.W. IEEE Journal of Solid-State Circuits . 1999,第4期

机译：低抖动PLL时钟发生器，用于锁定范围为340-612 MHz的微处理器
3. A PLL clock generator with 5 to 10 MHz of lock range for microprocessors [J] . Young I.A., Greason J.K. IEEE Journal of Solid-State Circuits . 1992,第11期

机译：锁定范围为5到10 MHz的PLL时钟发生器
4. A PLL clock generator with 5 to 110 MHz lock range for microprocessors [C] . Young, I.A., Greason, . 1992

机译：具有5至110 MHz锁定范围的PLL时钟发生器，用于微处理器
5. Low-jitter PLL for clock generator with supply-noise-insensitive VCO using DC-DC capacitive converter. [D] . Lee, Chang-Hyeon. 1999

机译：用于时钟发生器的低抖动PLL，具有使用DC-DC电容转换器的对电源噪声不敏感的VCO。
6. A 100-Mhz Bandwidth 80-dB Dynamic Range Continuous-Time Delta-Sigma Modulator with a 2.4-Ghz Clock Rate [O] . Yao Xiao, Zhifei Lu, Zhaofeng Ren, 2020

机译：具有2.4Ghz时钟速率的100Mhz带宽80dB动态范围连续时间Δ-Σ调制器
7. A CMOS 0.18 μm 600 MHz clock multiplier PLL and a pseudo-LVDS driver for the high speed data transmission for the ALICE Inner Tracking System front-end chip [O] . Lattuca, A, Mazza, G, Rinella, G Aglieri, 2016

机译：CMOS 0.18μm600 MHz时钟乘法器PLL和伪LVDS驱动器，用于ALICE内部跟踪系统前端芯片的高速数据传输

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