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【2h】

Transistor Sizing in Order to Hardening CMOS circuit against Soft Error

机译：晶体管尺寸调整以加强CmOs电路抗软错误

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作者
Leila Morad; Javad Javidan; Gholamreza Zare; Ehsan Morad;
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年度 2014
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1. A 11-Transistor Nanoscale CMOS Memory Cell for Hardening to Soft Errors [J] . Lin S., Kim Y.-B., Lombardi F. Very Large Scale Integration (VLSI) Systems, IEEE Transactions on . 2011,第5期

机译：用于硬化软错误的11晶体管纳米级CMOS存储单元
2. A Physics-Based Engineering Methodology for Calculating Soft Error Rates of Bulk CMOS and SiGe Heterojunction Bipolar Transistor Integrated Circuits [J] . Fulkerson D.E. Nuclear Science, IEEE Transactions on . 2010,第1期

机译：一种基于物理的工程方法，用于计算块状CMOS和SiGe异质结双极晶体管集成电路的软错误率
3. Single-Event Coupling Soft Errors in Nanoscale CMOS Circuits [J] . Sayil S., Yeddula S.R., Juyu Wang Design & Test,IEEE . 2014,第6期

机译：纳米级CMOS电路中的单事件耦合软错误
4. Combining error masking and error detection plus recovery to combat soft errors in static CMOS circuits [C] . Srivathsan Krishnamohan, Mahapatra, N.R. . 2005

机译：结合了错误屏蔽和错误检测以及恢复功能，可以消除静态CMOS电路中的软错误
5. Mitigation of Thermally Induced Soft Errors in CMOS Nanoscale Circuits [D] . Islam, Md. Sofikul. 2017

机译：CMOS纳米级电路中热诱导的软误差减轻
6. Stable Logic Operation of Fiber-Based Single-Walled Carbon Nanotube Transistor Circuits Toward Thread-Like CMOS Circuitry [O] . Jae Sang Heo, Kyung-Tae Kim, Seok-Gyu Ban, 2018

机译：基于光纤的单壁碳纳米管晶体管电路对类似CMOS电路的稳定逻辑操作
7. Designing faster CMOS subthreshold circuits using transistor sizing and paralled transistor stacks [O] . Morteza Nabavi -1

机译：使用晶体管尺寸和并联晶体管堆叠设计更快的CMOS亚阈值电路
8. Complementary-Symmetry/Metal Oxide Semiconductor (CMOS) Circuit Hardening. Volume I. Silicon-on-Sapphire (SOS) CMOS Circuit Fabrication and Characterization. [R] . kjar, r. a. strahan, v. h. 1975

机译：互补对称/金属氧化物半导体（CmOs）电路硬化。体积I.蓝宝石上硅（sOs）CmOs电路的制造和表征。

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