首页> 外文OA文献 >Low Power Parallel Multiplier Design for DSP Applications Through Coefficient Optimization

【2h】

Low Power Parallel Multiplier Design for DSP Applications Through Coefficient Optimization

机译：基于系数优化的Dsp应用低功耗并行乘法器设计

页面导航

著录项
相似文献
相关主题

著录项

作者
Suhwan Kim Sangjin; Sangjin Hong; Marios C. Papaefthymiou; Wayne E. Stark;
展开▼
作者单位

展开▼
年度 2007
总页数
原文格式 PDF
正文语种
中图分类

相似文献

外文文献
中文文献
专利

1. Low-power Application-specific Parallel Array Multiplier Design for DSP Applications [J] . SangjinHong, SuhwanKim, Wayne E.Stark VLSI Design . 2002,第3期

机译：针对DSP应用的低功耗专用并行阵列乘法器设计
2. Design and analysis of a compact fast parallel multiplier for high speed DSP applications using novel partial product generator and 4:2 compressor [J] . SUBHENDU KUMAR SAHOO, CHANDRA SHEKHAR International journal of electronics . 2008,第1a2期

机译：使用新型部分乘积发生器和4：2压缩器的紧凑型快速并行乘法器的设计和分析，用于高速DSP应用
3. Algorithms for designing efficient multiprecision parallel multiplier and multiplier-adder cells for DSP applications [J] . Poornaiah D.V., Ahmad M.O. Electronics Letters . 1997,第3期

机译：设计用于DSP应用的高效多精度并行乘法器和乘法加法器单元的算法
4. Low power parallel multiplier design for DSP applications through coefficient optimization [C] . Sangjin Hong, Suhwan Kim . 1999

机译：通过系数优化针对DSP应用的低功耗并行乘法器设计
5. High-level optimization techniques for low-power multiplier design. [D] . Huang, Zhijun. 2003

机译：低功耗乘法器设计的高级优化技术。
6. Low Power Systolic Array Based Digital Filter for DSP Applications [O] . S. Karthick, S. Valarmathy, E. Prabhu 2015

机译：基于低功耗脉动阵列的DSP数字滤波器
7. Low-power Application-specific Parallel Array Multiplier Design for DSP Applications [O] . Sangjin Hong, Suhwan Kim, Wayne E. Stark 2002

机译：针对Dsp应用的低功耗专用并行阵列乘法器设计

Low Power Parallel Multiplier Design for DSP Applications Through Coefficient Optimization

著录项

相似文献

相关主题

期刊订阅