首页> 外文OA文献 >Layout Techniques for Minimizing On-Chip Interconnect Self Inductance

【2h】

Layout Techniques for Minimizing On-Chip Interconnect Self Inductance

机译：最小化片上互连自感的布局技术

页面导航

著录项
引文网络
相似文献
相关主题

著录项

作者
Yehia Massoud; Steve Majors; Tareq Bustami; Jacob White;
展开▼
作者单位

展开▼
年度 1998
总页数
原文格式 PDF
正文语种
中图分类

相似文献

外文文献
中文文献
专利

1. Novel layout technique for on-chip inductance minimization [J] . V.T.S. Dao, T.G. Etoh, M. Tanaka, Microelectronics international: Journal of ISHM--Europe, the Microelectronics Society--Europe . 2009,第3期

机译：新颖的布局技术，可将片上电感最小化
2. Investigation on the layout parameters of on-chip inductor [J] . Heng-Ming Hsu Microelectronics journal . 2006,第8期

机译：片上电感器布局参数研究
3. Piecewise physical modeling of series resistance and inductance of on-chip interconnects [J] . Cortes-Hernandez Diego M., Torres-Torres Reydezel, Linares-Aranda Monico, Solid-State Electronics . 2016,第juna期

机译：片上互连的串联电阻和电感的分段物理建模
4. Layout techniques for minimizing on-chip interconnect self-inductance [C] . Massoud Y., Majors S., Bustami T., Numerical Simulation of Optoelectronic Devices, 2004. NUSOD '04 . 2004

机译：最小化片上互连自感的布局技术
5. Scaling induced performance challenges/limitations of on-chip metal interconnects and comparisons with optical interconnects. [D] . Kapur, Pawan. 2002

机译：缩放引起性能挑战/片上金属互连的局限性以及与光学互连的比较。
6. Development of a Non-Invasive On-Chip Interconnect Health Sensing Method Based on Bit Error Rates [O] . Insun Shin, Kyoungmin Koo, Daeil Kwon 2018

机译：基于误码率的非侵入式片上互连健康感测方法的开发
7. Layout Techniques for Minimizing On-Chip Interconnect Self Inductance [O] . Yehia Massoud Steve, Steve Majors, Tareq Bustami, 1998

机译：最小化片上互连自感的布局技术

Layout Techniques for Minimizing On-Chip Interconnect Self Inductance

著录项

引文网络

相似文献

相关主题

期刊订阅