Dynamic Scan Clock Control in BIST Circuits

机译：BIsT电路中的动态扫描时钟控制

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Priyadharshini Shanmugasundaram; Vishwani D. Agrawal;
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年度 2011
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1. CKV_(dd): A Clock-Controlled Self-Stabilized Voltage Technique for Reducing Dynamic Power in CMOS Digital Circuits [J] . Ching-Hwa CHENG, Chin-Hsien WANG IEICE Transactions on Electronics . 2009,第e92acn4期

机译：CKV_（dd）：一种时钟控制的自稳定电压技术，用于降低CMOS数字电路中的动态功率
2. Scan-BIST based on transition probabilities for circuits with single and multiple scan chains [J] . Pomeranz I., Reddy S.M. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 2006,第3期

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3. Experimental Validation of a Two-Phase Clock Scheme for Fine-Grained Pipelined Circuits Based on Monostable to Bistable Logic Elements [J] . Nunez J., Avedillo M.J., Quintana J.M. Very Large Scale Integration (VLSI) Systems, IEEE Transactions on . 2014,第10期

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4. Dynamic scan clock control in BIST circuits [C] . Shanmugasundaram Priyadharshini, Agrawal Vishwani D. 43rd IEEE Southeastern Symposium on System Theory . 2011

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5. High-speed dynamic circuit design and clocking techniques. [D] . Jung, Gunok. 2002

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