首页> 外文OA文献 >Low Power Memory Hierarchies: An Argument for Second-Level Caches

【2h】

Low Power Memory Hierarchies: An Argument for Second-Level Caches

机译：低功耗内存层次结构：二级缓存的参数

页面导航

著录项
引文网络
相似文献
相关主题

著录项

作者
J. Kelly Flanagan; James K. Archibald; Jun Su;
展开▼
作者单位

展开▼
年度 1997
总页数
原文格式 PDF
正文语种
中图分类

相似文献

外文文献
中文文献
专利

1. Power reduction by power gating in differential pair type spin-transfer-torque magnetic random access memories for low-power nonvolatile cache memories [J] . Takashi Ohsawa, Shoji Ikeda, Takahiro Hanyu, Japanese journal of applied physics . 2014,第4S期

机译：低功耗非易失性高速缓冲存储器的差动对型自旋转矩磁随机存取存储器中的门控功率降低
2. Comparative Analysis of Spintronic Memories for Low Power on-chip Caches [J] . Singh Inderjit, Raj Balwinder, Khosla Mamta, SPIN . 2020,第4期

机译：低功耗片上缓存的旋转回忆的比较分析
3. Heterogeneously Tagged Caches for Low-Power Embedded Systems with Virtual Memory Support [J] . XIANGRONG ZHOU, PETER PETROV ACM Transactions on Design Automation of Electronic Systems . 2008,第2期

机译：具有虚拟内存支持的低功耗嵌入式系统的异构标记缓存
4. Dynamic filter cache for low power instruction memory hierarchy [C] . Vivekanandarajah, K., Srikanthan, . 2004

机译：用于低功耗指令存储器层次结构的动态过滤器高速缓存
5. High-performance and low-power magnetic material memory based cache design. [D] . Sun, Zhenyu. 2013

机译：基于高性能和低功耗磁性材料存储器的高速缓存设计。
6. In-DRAM Cache Management for Low Latency and Low Power 3D-Stacked DRAMs [O] . Ho Hyun Shin, Eui-Young Chung 2019

机译：用于低延迟和低功耗3D堆叠DRAM的DRAM中缓存管理
7. Dynamic Filter Cache for Low Power Instruction Memory Hierarchy [O] . Kugan Vivekanandarajah Thambipillai Srikanthan and Saurav Bhattacharyya, Kugan Vivekan, Thambipillai Srikanthan, 2004

机译：低功耗指令存储器层次结构的动态滤波器高速缓存

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

客服微信
服务号