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【2h】

Depth-Size Trade-offs for Parallel Prefix Computation

机译：并行前缀计算的深度权衡取舍

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年度 1983
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1. Straightforward Construction of Depth-Size Optimal, Parallel Prefix Circuits with Fan-Out 2 [J] . YEN-CHUN LIN, LI-LING HUNG ACM Transactions on Design Automation of Electronic Systems . 2009,第1期

机译：带有扇出2的深度尺寸最佳，并行前缀电路的简单构造
2. Constructing H4, a Fast Depth-Size Optimal Parallel Prefix Circuit [J] . YEN-CHUN LIN, YAO-HSIEN HSU, CHUN-KENG LIU Journal of supercomputing . 2003,第3期

机译：构造H4，快速深度尺寸的最佳并行前缀电路
3. Z4: A New Depth-Size Optimal Parallel Prefix Circuit with Small Depth [J] . Yen-Chun Lin, Jian-Nan Chen Neural, Parallel & Scientific Computations . 2003,第3期

机译：Z4：具有小深度的新型深度尺寸最佳并行前缀电路
4. A new class of depth-size optimal parallel prefix circuits [C] . Yen-Chun Lin, Chao-Cheng Shih ISCA international conference on computers and their applications . 1998

机译：一类新的深度尺寸最佳并行前缀电路
5. Power-speed trade-off in parallel prefix circuits. [D] . Vanichayobon, Sirirut. 2002

机译：并行前缀电路中的功率速度折衷。
6. Parallelizing Genetic Linkage Analysis: A Case Study for Applying Parallel Computation in Molecular Biology [O] . Prakash Nadkarni, Joel E. Gelernter, Nicholas Carriero, 1990

机译：并行遗传连锁分析：在分子生物学中应用并行计算的案例研究
7. Towards Optimal Performance-area Trade-off in Adders by Synthesis of Parallel Prefix Structures [O] . 2016

机译：通过并行前缀结构的合成实现加法器中的最佳性能区域权衡

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