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【2h】

A Mostly-Digital Variable-Rate Continuous-Time Delta-Sigma Modulator ADC

机译：一种大数字可变速率连续时间Δ-Σ调制器aDC

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Gerry Taylor; Ian Galton; Senior Member;
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年度 2013
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1. Correction to “A Mostly-Digital Variable-Rate Continuous-Time Delta-Sigma Modulator ADC” [J] . Taylor G., Galton I. Solid-State Circuits, IEEE Journal of . 2011,第5期

机译：对“大多数为数字的可变速率连续时间Δ-Σ调制器ADC”的更正
2. A Mostly-Digital Variable-Rate Continuous-Time Delta-Sigma Modulator ADC [J] . Taylor G., Galton I. Solid-State Circuits, IEEE Journal of . 2010,第12期

机译：大部分为数字的可变速率连续时间Δ-Σ调制器ADC
3. A Reconfigurable Mostly-Digital Delta-Sigma ADC With a Worst-Case FOM of 160 dB [J] . Taylor G., Galton I. Solid-State Circuits, IEEE Journal of . 2013,第4期

机译：具有最坏情况FOM为160 dB的可重新配置的大多数数字Delta-Sigma ADC
4. A mostly digital variable-rate continuous-time ADC ΔΣ modulator [C] . Taylor G., Galton I. Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2010 . 2010

机译：大部分为数字的可变速率连续时间ADCΔΣ调制器
5. Design of a wideband quadrature continuous-time delta-sigma ADC. [D] . Yaghini, Navid. 2004

机译：宽带正交连续时间Δ-ΣADC的设计。
6. A 100-Mhz Bandwidth 80-dB Dynamic Range Continuous-Time Delta-Sigma Modulator with a 2.4-Ghz Clock Rate [O] . Yao Xiao, Zhifei Lu, Zhaofeng Ren, 2020

机译：具有2.4Ghz时钟速率的100Mhz带宽80dB动态范围连续时间Δ-Σ调制器
7. Two-Stage Internal DAC Mismatch Mitigation for a Continuous-Time Delta-Sigma ADC [O] . Marko Neitola 2019

机译：连续时间Delta-Sigma ADC的两阶段内部DAC失配缓解

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