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【2h】

A Compact DSP Core with Static Floating-Point Arithmetic

机译：具有静态浮点算法的紧凑型Dsp内核

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Tay-jyi Lin; Hung-yueh Lin; Chie-min Chao; Chih-wei Liu; Chein-wei Jen;
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年度 2006
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1. A Compact DSP Core with Static Floating-Point Arithmetic [J] . TAY-JYI LIN, HUNG-YUEH LIN, CHIE-MIN CHAO, Journal of VLSI signal processing systems . 2006,第2期

机译：具有静态浮点算法的紧凑型DSP内核
2. Area-Efficient Arithmetic Expression Evaluation Using Deeply Pipelined Floating-Point Cores [J] . Scrofano R., Ling Zhuo, Prasanna V.K. IEEE transactions on very large scale integration (VLSI) systems . 2008,第2期

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3. Arithmetic built-in self-test for DSP cores [J] . Radecka K., Rajski J. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 1997,第11期

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4. Reconfigurable streaming processor core with interconnected floating-point arithmetic units for multicore adaptive signal processing systems [C] . Samman Faizal A., Surapong Pongyupinpanich, Glesner Manfred 2011 6th International Workshop on Reconfigurable Communication-Centric Systems-on-Chip . 2011

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5. Fused floating-point arithmetic for DSP [D] . Saleh, Hani Hasan Mustafa 2009

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