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【2h】

Efficient Hardware Implementation of SHA-3 Candidate Grøstl using FPGA

机译：使用FPGA的SHA-3候选对象Grøstl的高效硬件实现

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作者
Syed Muhammad Adnan; Arshad Aziz;
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年度 2012
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机译：高速统一硬件体系结构，用于128位和256位AES和SHA-3候选Grostl安全级别
2. Efficient Hardware Implementation of Advanced Soft Information-Set Decoders in FPGAs [J] . R. P. JASINSKI, W. GODOY JR., A. GORTAN, WSEAS Transactions on Communications . 2013,第7a9期

机译：FPGA中高级软信息集解码器的高效硬件实现
3. Hardware-efficient implementations for discrete function transforms using LUT-based FPGAs [J] . Chang T.-S., Jen C.-W. IEE proceedings. Part E . 1999,第6期

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4. On FPGA-Based Implementations of the SHA-3 Candidate Grøstl [C] . Jungk Bernhard, Reith Steffen 2010 International Conference on Reconfigurable Computing and FPGAs . 2010

机译：SHA-3候选对象Grøstl的基于FPGA的实现
5. Power Analysis Attacks on the SHA-3 Candidate Grostl. [D] . Smith, Garrett. 2012

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6. Efficient BinDCT hardware architecture exploration and implementation on FPGA [O] . Abdessalem Ben Abdelali, Ichraf Chatti, Marwa Hannachi, 2016

机译：高效的BinDCT硬件架构探索和FPGA实现
7. Efficient hardware implementations of high throughput SHA-3 candidates keccak, luffa and blue midnight wish for single- and multi-message hashing [O] . Akın Abdulkadir, Akin Abdulkadir, Aysu Aydın, 2010

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