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【2h】

Optimal chip-package codesign for high performance DSP

机译：高性能DSP的最佳芯片封装代码

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Pronita Mehrotra; Vikram Rao; Thomas M. Conte; Paul D. Franzon; Senior Member;
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年度 2008
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1. Optimal Chip-Package Codesign for High-Performance DSP [J] . Pronita Mehrotra, Vikram Rao, Thomas M. Conte, IEEE Transactions on Advanced Packaging . 2005,第2期

机译：高性能DSP的最佳芯片封装协同设计
2. A Broadband Chip-Level Power-Bus Model Feasible for Power Integrity Chip-Package Codesign in High-Speed Memory Circuits [J] . Electromagnetic Compatibility, IEEE Transactions on . 2010,第1期

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3. Chip-Package Codesign Efforts Continue [J] . John Baliga Semiconductor International . 2006,第9期

机译：芯片封装协同设计工作仍在继续
4. An Implementation of Performance-Driven Block and I/O Placement for Chip-Package Codesign [C] . Ming-Fang Lai, Hung-Ming Chen International Symposium on Quality Electronic Design . 2008

机译：芯片包代码的性能驱动块和I / O放置的实现
5. Issues in chip-package codesign using flip-chip and thin-film technologies. [D] . Schaffer, Jonathan Tobin. 2001

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