Layout Generation of Array Cell for NMOS 4-phase Dynamic Logic

机译：NMOS 4相动态逻辑的阵列单元布局生成

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Makoto Furuie; Bao-yu Song; Yukihiro Yoshida; Takao Onoye; Isao Shirakawa;
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年度 2014
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1. Low-Power VLSI Implementation by NMOS 4-Phase Dynamic Logic [J] . BAO--YU SONG, MAKOTO FURUIE, YUKIHIRO YOSHIDA 情報処理学会論文誌 . 2000,第4期

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2. LILA: layout generation for iterative logic arrays [J] . Qinghong Wu, Chen C.Y.R. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 1995,第11期

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3. Nonvolatile field-programmable gate array using 2-transistor-1-MTJ-cell-based multi-context array for power and area efficient dynamically reconfigurable logic [J] . Suzuki Daisuke, Hanyu Takahiro Japanese journal of applied physics . 2015,第4s期

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4. Layout generation of array cell for NMOS 4-phase dynamic logic (short paper) [C] . Makoto Furuie, Bao-Yu Song, Yukihiro Yoshida, Conference on Asia South Pacific design automation . 2000

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5. AUTOMATIC RANDOM LOGIC LAYOUT SYNTHESIS - A MODULE GENERATOR APPROACH (VLSI, SILICON COMPILATION, DESIGN AUTOMATION, CELL SYNTHESIS, GRID). [D] . YU, MENG-LIN. 1986

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6. P01.077 Optimizing array layouts for glioblastoma therapy with tumor treating fields (TTFields) - Use of oblique array layouts surpass default left-right/anterior-posterior positions in a computer simulation model [O] . A R Korshoej, N Mikic, J H Sørensen, 2018

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8. Generating Layouts for Random Logic: Cell Generation Schemes [R] . VanEngelshoven, R. J., Theeuwen, J. F. M. 1986

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