机译:使用比较单元重新合成组合逻辑电路,以改善路径延迟故障可测性
机译:使用测试点的大型组合电路中路径延迟故障的可测试性设计
机译:用于组合电路中路径延迟故障的全速鲁棒测试的模拟器
机译:重新合成组合电路,以减少路径计数并提高路径延迟故障的可测试性
机译:压缩机制可减少测试模式计数,并针对路径延迟故障进行分段延迟故障测试
机译:为实现国家减少艾滋病毒感染率目标而采取的各种干预措施:基于病原体的PATH 2.0模型的见解
机译:使用测试点的大型组合电路的路径延迟故障的可测试性设计
机译:组合逻辑电路的过渡计数测试。