Automated digital hardware synthesis using VHDL

机译：使用VHDL的自动化数字硬件综合

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机译：批准公开发行，发行不受限制

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作者
Ailes John W.;
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年度 1991
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正文语种 en_US
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1. An efficient memory allocation algorithm and hardware design with VHDL synthesis [J] . F. KARABIBER, A. SERTBAS, S. OZDEMIR, International journal of electronics . 2008,第1a2期

机译：具有VHDL综合的高效内存分配算法和硬件设计
2. Hardware Synthesis with VHDL (Part 2) [J] . Michael Griebling Circuit cellar . 2005,第182期

机译：使用VHDL的硬件综合（第2部分）
3. Hardware Synthesis Using VHDL (Part 1) [J] . Michael Griebling Circuit cellar . 2005,第181期

机译：使用VHDL的硬件综合（第1部分）
4. Automated high level synthesis of hardware building blocks present in art-based neural networks, from VHDL-AMS descriptions [C] . Lopez, J.A., Domenech, . 2002

机译：基于VHDL-AMS描述的基于艺术的神经网络中存在的硬件构件的自动高级综合
5. VHDL Auto-Generation Tool for Optimized Hardware Acceleration of Convolutional Neural Networks on FPGA (VGT) [D] . Hamdan, Muhammad K.A. 2018

机译：VHDL自动生成工具，用于在FPGA（VGT）上优化卷积神经网络的硬件加速
6. Fully Automated Quantitative Estimation of Volumetric Breast Density from Digital Breast Tomosynthesis Images: Preliminary Results and Comparison with Digital Mammography and MR Imaging [O] . Said Pertuz, Elizabeth S. McDonald, Susan P. Weinstein, -1

机译：从数字化乳房断层合成图像全自动定量估计乳腺密度：初步结果并与数字乳腺X线摄影和MR成像进行比较
7. Automated synthesis of digital hardware [O] . Parker Alice C., Hafer Louis 1979

机译：自动合成数字硬件

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