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【2h】

An investigation of memory latency reduction using an address prediction buffer

机译：使用地址预测缓冲区的内存延迟减少研究

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Approved for public release; distribution is unlimited

机译：批准公开发布；发行是无限的

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作者
Billingsley Arthur Brooks Jr.;
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年度 1992
总页数
原文格式 PDF
正文语种 en_US
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3. Breaking Address Mapping Symmetry at Multi-levels of Memory Heirarchy to Reduce DRAM Row-buffer Conflicts [J] . Zhao Zhang, Zhichun Zhu and Xiaodong Zhang Journal of instruction-level parallelism . 2001,第1期

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4. Memory latency reduction using an address prediction buffer [C] . Billingsley, A.B., Fouts, . 1993

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5. Processor parallelism considerations and memory latency reduction in shared memory multiprocessors [D] . Lilja, David John. 1991

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