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Stratégies de modélisation et protection vis à vis des décharges électrostatiques (ESD) adaptées aux exigences de la norme du composant chargé (CDM)

机译:适应带电组件标准(CDM)要求的防静电放电(ESD)建模和保护策略

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摘要

Dans l’industrie semiconducteur, une décharge électrostatique peut se produire tout au long de la vie d’une puce électronique, et constitue un vrai problème pour la fiabilité du circuit intégré et une cause majeure de défaillance. Un nouveau modèle, modèle du composant chargé (CDM, Charged Device Model) a été récemment développé pour simuler un composant chargé qui se décharge au travers d'une de ses broches vers la masse. La forme d’onde d’une telle décharge se présente comme une impulsion de courant de grande amplitude (15A pour un CDM de 1KV sur une capacité de charge de 10pF) d’une durée de seulement quelques nanosecondes. En effet, il est de plus en plus courant de constater des signatures de défaillance ESD au coeur des circuits intégrés, généralement des claquages d’oxyde qui sont typiquement induites par les décharges CDM. Une protection ESD ayant une dynamique de déclenchement inappropriée ou la circulation d'un fort courant de décharge (dans le substrat ou sur les pistes métalliques) peut induire localement des variations de potentiel suffisantes pour endommager les oxydes (3-5nm d’épaisseur pour la technologie CMOS 45nm). Face aux défis de la décharge CDM, dans cette thèse, nous nous sommes intéressée d’abord à la détection et la compréhension des défauts latents induits par les stress CDM dans les circuits intégrés, en utilisant une technique de haute sensibilité, « la mesure de bruit en basse fréquence ». Un convertisseur DC-DC a été stressé par le test CDM, après chaque étape de traitement (stockage, recuit, et vieillissement), et l’évolution des défauts latents générés a été étudiée. Ensuite, nous avons proposé une méthodologie de modélisation du circuit intégré complet afin de simuler la stratégie de protection vis-à-vis des stress CDM en limitant les problèmes de convergence de simulation. Son originalité réside dans la modélisation de la résistance du substrat en très forte injection adaptée à la décharge CDM à l’aide de la mesure VF-TLP (Very Fast Transmission Line Pulsing) et de la simulation physique 2D et 3D. La méthodologie a été validée sur une technologie CMOS avancée 45nm et une technologie BiCMOS 0,25mm). A la fin, la méthodologie de simulation CDM a été validée sur un produit commercial. ABSTRACT : In the semiconductor industry, electrostatic discharge (ESD) can occur throughout over the whole life of a chip. This is a real problem for the reliability of the integrated circuit (IC) and a major failure cause. A new ESD model, Charged Device Model (CDM) was recently developed to simulate a charged device which discharges through one of its pin to ground. The waveform of such a discharge is a current pulse of high amplitude (15A for a 1KV CDM stress on a precharged capacitor of 10pF) over a few nanoseconds duration. Indeed, it is increasingly common to encounter ESD failure signatures into the IC core, usually gate oxide breakdowns that are typically induced by CDM stress. ESD protections with inappropriate triggering speed or strong discharge currents (into the substrate or the metal tracks) can locally lead to potential drop sufficient to damage the oxide (3-5nm thickness in 45nm CMOS technology).Given the challenges of the CDM discharges, this thesis was firstly focused on the detection and understanding of latent defects caused by CDM stress in integrated circuits, using a high- ensitivity technique, namely low frequency noise measurement (LFN). A DCDC converter has been stressed by the CDM test. After each step of processing (storage, burn-in, and aging), the evolution of latent defects generated was investigated. Secondly, a methodology for modeling the complete integrated circuit has been proposed to simulate the CDM protection strategy by limiting the simulation convergence problems. Its main originality consists in the modeling of the substrate resistance under very high injection adapted to the CDM discharge using both VF-TLP (Very Fast Transmission Line Pulsing) measurement and 2D/3D physical simulation. The model was successfully validated on 45nm CMOS and 0.25 μm BiCMOS technologies. Finally, the CDM simulation methodology was validated on a commercial product.
机译:在半导体工业中,静电放电会在电子芯片的整个生命周期中发生,并且对于集成电路的可靠性和失败的主要原因是一个真正的问题。最近开发了一种新模型,即带电设备模型(CDM),以模拟通过其引脚之一释放到地面的带电组件。这种放电的波形表现为大幅度的电流脉冲(对于10kF的负载容量,1KV的CDM为15A),持续时间仅为几纳秒。确实,越来越多的人注意到集成电路核心的ESD故障特征,通常是氧化物故障,通常由CDM放电引起。 ESD保护具有不适当的触发动力学或强放电电流的循环(在衬底中或在金属走线上),可能会局部感应出足以损坏氧化物的电位变化(厚度为3-5nm)。 45nm CMOS技术)。面对CDM放电的挑战,本文首先对使用CDM应力在集成电路中检测和理解由CDM应力引起的潜在缺陷感兴趣。低频噪音”。在每个处理步骤(存储,退火和老化)之后,通过CDM测试对DC-DC转换器施加压力,并研究所产生的潜在缺陷的演变。然后,我们提出了一种对整个集成电路建模的方法,以通过限制仿真收敛性问题来针对CDM应力来仿真保护策略。它的独创性在于使用VF-TLP(超快速传输线脉冲)测量以及2D和3D物理模拟,对非常强的注入下的基材电阻进行建模,以适应CDM放电。该方法已在先进的45nm CMOS技术和0.25mm BiCMOS技术上得到验证。最后,在商业产品上验证了CDM模拟方法。摘要:在半导体工业中,静电放电(ESD)可能会贯穿芯片的整个寿命。对于集成电路(IC)的可靠性和主要故障原因,这是一个实际问题。最近开发了一种新的ESD模型,即带电设备模型(CDM),以模拟通过其引脚之一接地的带电设备。这种放电的波形是一个高幅值的电流脉冲(对于10pF的预充电电容器上的1KV CDM应力为15A),持续了几纳秒的时间。确实,在IC内核中遇到ESD故障特征的现象越来越普遍,通常是通常由CDM应力引起的栅极氧化物击穿。具有不合适的触发速度或强大的放电电流(进入衬底或金属走线)的ESD保护会局部导致电位降足以损坏氧化物(在45nm CMOS技术中厚度为3-5nm)。论文首先着重于检测和理解集成电路中由CDM应力引起的潜在缺陷,这是使用高灵敏度技术,即低频噪声测量(LFN)。 CDM测试对DCDC转换器施加了压力。在处理的每个步骤(存储,老化和老化)之后,研究了生成的潜在缺陷的演变。其次,已经提出了一种用于对整个集成电路建模的方法,以通过限制仿真收敛问题来仿真CDM保护策略。它的主要创意在于使用VF-TLP(超快速传输线脉冲)测量和2D / 3D物理模拟对非常高的注入下的基质电阻进行建模,以适应CDM放电。该模型已在45nm CMOS和0.25μmBiCMOS技术上成功验证。最后,在商业产品上验证了CDM模拟方法。

著录项

  • 作者

    Gao Yuan;

  • 作者单位
  • 年度 2009
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