Low power, high performance pseudo-static D flip-flop

机译：低功耗，高性能伪静态D触发器

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Graduation date: 2000

机译：毕业日期：2000

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年度 1999
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原文格式 PDF
正文语种 {"code":"en","name":"English","id":9}
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1. A Power-Down Circuit Scheme Using Data-Preserving Complementary Pass Transistor Flip-Flop for Low-Power High-Performance Multi-Threshold CMOS LSI [J] . Ki-Tae PARK, Tomokatsu MIZUKUSA, Hyo-Sig WON, IEICE Transactions on Electronics . 2004,第4期

机译：使用低功耗高性能多阈值CMOS LSI的数据保留互补通过晶体管触发器的掉电电路方案
2. Novel Low Power and Low Transistor Count Flip-Flop Design with High Performance [J] . Imran Ahmed Khan, Mirza Tariq Beg Innovative Systems Design and Engineering . 2012,第11期

机译：高性能的新型低功耗和低晶体管数触发器设计
3. High Performance and Low Power D Flip-Flop using Pulsed Latch Technique [J] . Haji M. Furqan, Selcuk Kose, Hueseyin Arslan, International Journal of Electronics Engineering Research . 2020,第1期

机译：使用脉冲闩锁技术的高性能和低功耗D触发器
4. High speed and low power preset-able modified TSPC D flip-flop design and performance comparison with TSPC D flip-flop [C] . Jahangir Shaikh, Hafizur Rahaman 2018 International Symposium on Devices, Circuits and Systems . 2018

机译：高速，低功耗，可预置的改良TSPC D触发器设计以及与TSPC D触发器的性能比较
5. A novel double edge-triggered pulse-clocked TSPC D flip-flop for high-performance and low-power VLSI design applications. [D] . Pontikakis, Bill. 2003

机译：一种新颖的双边沿触发脉冲时钟TSPC D触发器，适用于高性能和低功耗VLSI设计应用。
6. Fine-Grained Power Gating Using an MRAM-CMOS Non-Volatile Flip-Flop [O] . Jaeyoung Park, Young Uk Yim 2019

机译：使用MRAM-CMOS非易失性触发器的细粒度电源门控
7. Trade-offs between Performance and Robustness for Ultra Low Power/Low Energy Subthreshold D flip-flops in 65nm CMOS [O] . Værnes Magne 2013

机译：65nm CMOS中超低功耗/低功耗亚阈值D触发器的性能与鲁棒性之间的权衡

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