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Design and Implementation of 64 Bit IIR Filters Using Vedic Multipliers

机译：吠陀乘法器的64位IIR滤波器的设计与实现

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Savadi Anuradha; Yanamshetti Raju; Biradar Shewta;
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年度 2016
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1. Design and Implementation of 64 Bit IIR Filters Using Vedic Multipliers [J] . Anuradha Savadi, Raju Yanamshetti, Shewta Biradar Procedia Computer Science . 2016,第1期

机译：吠陀乘法器的64位IIR滤波器的设计与实现
2. Design and Implementation of FPGA based 64-bit MAC Unit using VEDIC Multiplier and Reversible Logic Gates [J] . P. SivaNagendra Reddy, M. Saraswathi Indian Journal of Science and Technology . 2017,第3期

机译：基于VEDIC乘法器和可逆逻辑门的基于FPGA的64位MAC单元的设计与实现
3. Implementing a Low Dense 64-Bit Vedic Multiplier Using CLA [J] . Yeletiisaacbabu, G.Venkata Rao International Journal of Engineering Trends and Technology . 2014,第1期

机译：使用CLA实现低密度64位吠陀乘法器
4. Design and implementation of 64 bit multiplier using vedic algorithm [C] . Amish Jais, Prasanna Palsodkar International Conference on Communications and Signal Processing . 2016

机译：吠陀算法的64位乘法器设计与实现
5. Design of approximately flat group delay selective IIR filters based on wave digital allpass filters. [D] . Li, Jing. 2002

机译：基于波形数字全通滤波器的近似平坦群时延选择性IIR滤波器的设计。
6. Digital IIR Filters Design Using Differential Evolution Algorithm with a Controllable Probabilistic Population Size [O] . Wu Zhu, Jian-an Fang, Yang Tang, 2009

机译：使用具有可控制概率种群大小的差分进化算法设计数字IIR滤波器
7. Implementation of Optimized 64 Bit MAC using Vedic Multiplier and Reverse Logic Gate [O] . Savitha S 2017

机译：使用Vedic乘法器和反向逻辑门的优化64位MAC的实现

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